JPS62111466A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62111466A JPS62111466A JP60249960A JP24996085A JPS62111466A JP S62111466 A JPS62111466 A JP S62111466A JP 60249960 A JP60249960 A JP 60249960A JP 24996085 A JP24996085 A JP 24996085A JP S62111466 A JPS62111466 A JP S62111466A
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- JP
- Japan
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- layer
- semiconductor device
- titanium
- polycrystalline silicon
- oxide film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、半導体装置に関するもので、特に絶縁ゲート
電界効果トランジスタの電極及び配線部の構造を改良し
た半導体装置に関するものである。
電界効果トランジスタの電極及び配線部の構造を改良し
た半導体装置に関するものである。
［発明の技術的背景とその問題点］
半導体装置、特に集積回路を構成する素子に対しては、
高い集積度と高速動作とが要求されている。 このよう
な素子である絶縁ゲート電界効果トランジスタ（以下Ｍ
ｏＳトランジスタという）の従来例を第３図に基づいて
説明する。 Ｎ型半導体基板１の表面層にＰ＋ドレイン
領戚２及びＰ＋ソース領域３が形成される。 ゲート電
極４と基板表面部分のチャネル領域５とは、厚さ １０
０〜５００人のゲート酸化ＩＩ！ｉｆ ６を中間に挾ん
で対向している。 前記１ないし６で表された部分は、
このＰチャネルＭＯＳトランジスタ１０の基本的な構成
部分であり、特に電気的に安定な特性を得るためにはゲ
ート酸化膜（Ｓ１０２）６は、清浄で外部汚染を受けな
いことが不可欠とされている。
高い集積度と高速動作とが要求されている。 このよう
な素子である絶縁ゲート電界効果トランジスタ（以下Ｍ
ｏＳトランジスタという）の従来例を第３図に基づいて
説明する。 Ｎ型半導体基板１の表面層にＰ＋ドレイン
領戚２及びＰ＋ソース領域３が形成される。 ゲート電
極４と基板表面部分のチャネル領域５とは、厚さ １０
０〜５００人のゲート酸化ＩＩ！ｉｆ ６を中間に挾ん
で対向している。 前記１ないし６で表された部分は、
このＰチャネルＭＯＳトランジスタ１０の基本的な構成
部分であり、特に電気的に安定な特性を得るためにはゲ
ート酸化膜（Ｓ１０２）６は、清浄で外部汚染を受けな
いことが不可欠とされている。
７は素子分離のためのフィールド酸化膜である。
又保護膜としてＣＶＤ−８ｉ Ｏ２膜８が堆積される。
９及び１１はそれぞれドレイン領域及びソース領域に
接続するＡＩ配線である。
接続するＡＩ配線である。
上記のＭＯＳトランジスタにおいては、ゲート電極４は
多結晶シリコンにより形成されることが多い。 多結晶
シリコンゲート電極４は、Ｐ＋型のドレイン、ソース領
１ｉｉ２．３をセルフアライメントで形成するときのマ
スクとして使用でき、しかもゲート電極４の形成工程復
に、活性化のための高温熱処理を採用できる特徴を有す
る。 ＭＯＳトランジスタを使用した集積回路の高集積
化及び高速化に伴い、素子の電極及び配線部の電気抵抗
を減少することが強く望まれている。 多結晶シリコン
層はゲート電極の材料として前述のように好ましい特徴
を持つでいるが、高濃度の不純物をドープしても比抵抗
が１０″３ΩＣｍ程度しか下がらない。 そのため微細
な素子では電極配線部の抵抗により高速動作が制限され
る。
多結晶シリコンにより形成されることが多い。 多結晶
シリコンゲート電極４は、Ｐ＋型のドレイン、ソース領
１ｉｉ２．３をセルフアライメントで形成するときのマ
スクとして使用でき、しかもゲート電極４の形成工程復
に、活性化のための高温熱処理を採用できる特徴を有す
る。 ＭＯＳトランジスタを使用した集積回路の高集積
化及び高速化に伴い、素子の電極及び配線部の電気抵抗
を減少することが強く望まれている。 多結晶シリコン
層はゲート電極の材料として前述のように好ましい特徴
を持つでいるが、高濃度の不純物をドープしても比抵抗
が１０″３ΩＣｍ程度しか下がらない。 そのため微細
な素子では電極配線部の抵抗により高速動作が制限され
る。
このようなことからゲート電極を多結晶シリコン層の代
りに、より抵抗の低い金属又は金属珪化物を用いたり、
又はゲート電極を多結晶シリコン層と、 １種又は複数
の金属珪化物との積層構造（例えば特公昭５８−５００
６’８０）により形成したりすることが行われている。
りに、より抵抗の低い金属又は金属珪化物を用いたり、
又はゲート電極を多結晶シリコン層と、 １種又は複数
の金属珪化物との積層構造（例えば特公昭５８−５００
６’８０）により形成したりすることが行われている。
金属を直接用いる場合は、金属と、シリコン或いは層間
絶縁膜とが熱工程により反応を起こすことが多く、その
後の工程を低温で行わなければならず、用途が限定され
てしまう場合が多い。 金属珪化物を使用する場合、Ｐ
ｔ 、Ｔｉ 、Ｍｏ 、Ｗ。
絶縁膜とが熱工程により反応を起こすことが多く、その
後の工程を低温で行わなければならず、用途が限定され
てしまう場合が多い。 金属珪化物を使用する場合、Ｐ
ｔ 、Ｔｉ 、Ｍｏ 、Ｗ。
Ｔ’ ａ等の珪化物が使用でき、特にチタニウム珪化物
は抵抗が低いため利用されるが、チタニウム珪化物を直
接用いる場合にも金属と同様の問題点がある。 またチ
タニウム珪化物を多結晶シリコン膜の上に直接積層した
構造では、ゲート酸化膜６のリーク電流が増加し、ゲー
ト酸化１ｆ！ｉ１６の耐圧特性を劣化させるという問題
がある。 第４図に従来の多結晶シリコンをゲート電極
材料として用いた場合、第５図に多結晶シリコン層とチ
タニウム珪化物との積層膜を用いた場合のゲート酸化膜
の０４圧持竹を示す。 横軸はゲート酸化膜の耐圧を１
ａｍ当たりに換算しメガボルトで表したもので縦軸は
頻度を示す。 この図より明らかなように多結晶シリコ
ン層にチタニウム珪化物を積層した膜では、ゲート酸化
Ｖの耐圧は低下しバラツキも大となる。 このような耐
圧の悪化は、ＬＳＩの歩留りや信頼性を劣化させる。
は抵抗が低いため利用されるが、チタニウム珪化物を直
接用いる場合にも金属と同様の問題点がある。 またチ
タニウム珪化物を多結晶シリコン膜の上に直接積層した
構造では、ゲート酸化膜６のリーク電流が増加し、ゲー
ト酸化１ｆ！ｉ１６の耐圧特性を劣化させるという問題
がある。 第４図に従来の多結晶シリコンをゲート電極
材料として用いた場合、第５図に多結晶シリコン層とチ
タニウム珪化物との積層膜を用いた場合のゲート酸化膜
の０４圧持竹を示す。 横軸はゲート酸化膜の耐圧を１
ａｍ当たりに換算しメガボルトで表したもので縦軸は
頻度を示す。 この図より明らかなように多結晶シリコ
ン層にチタニウム珪化物を積層した膜では、ゲート酸化
Ｖの耐圧は低下しバラツキも大となる。 このような耐
圧の悪化は、ＬＳＩの歩留りや信頼性を劣化させる。
［発明の目的］
本発明は、前記実情に鑑みてなされたちので、その目的
は、チタニウム珪化物をゲート電極又は配線部の材料と
して用いた場合に、ゲート酸化膜等の耐圧特性の劣化を
起こさない導電体構造を具協する半導体装置を提供する
ことにある。
は、チタニウム珪化物をゲート電極又は配線部の材料と
して用いた場合に、ゲート酸化膜等の耐圧特性の劣化を
起こさない導電体構造を具協する半導体装置を提供する
ことにある。
［発明の概要］
本発明は、例えば半導体基板上にＭＯＳトランジスタが
形成された半導体装置において、非単結晶シリコン層と
、この非単結晶シリコン層上に形成された窒化チタニウ
ム層と、この窒化ヂタニウム層上に形成された高融点金
属珪化物層とからなる積層導電体を、前記半導体基板の
主面上に設けられたゲート電極或いは配線部に使用する
ことを特徴とする半導体装置である。 なお高融点金属
珪化物層としては、チタニウム、タングステン、モリブ
デン、ジルコニウム、タンタルのうちいずれか１種と、
シリコンと結合した金属珪化物又はこれらの混合物であ
ることが好ましい。 このような構造であれば、窒化ヂ
タニウム暦が、活性な例えばチタニウム珪化物に対する
障壁として働き、グー１酸化化股等の耐圧劣化を押さえ
ることが可能である。
形成された半導体装置において、非単結晶シリコン層と
、この非単結晶シリコン層上に形成された窒化チタニウ
ム層と、この窒化ヂタニウム層上に形成された高融点金
属珪化物層とからなる積層導電体を、前記半導体基板の
主面上に設けられたゲート電極或いは配線部に使用する
ことを特徴とする半導体装置である。 なお高融点金属
珪化物層としては、チタニウム、タングステン、モリブ
デン、ジルコニウム、タンタルのうちいずれか１種と、
シリコンと結合した金属珪化物又はこれらの混合物であ
ることが好ましい。 このような構造であれば、窒化ヂ
タニウム暦が、活性な例えばチタニウム珪化物に対する
障壁として働き、グー１酸化化股等の耐圧劣化を押さえ
ることが可能である。
［発明の実施例］
本発明について、ＭＯＳトランジスタを一実施例とし、
図面に基づき以下説明ザる。 第１図は、本発明による
積層導電体をゲート電極ＬＬとしたＰチャネルＭｏＳト
ランジスタの断面図である。
図面に基づき以下説明ザる。 第１図は、本発明による
積層導電体をゲート電極ＬＬとしたＰチャネルＭｏＳト
ランジスタの断面図である。
このＭＯＳ Ｉ−ランジスタは非単結晶シリコン層５４
ａ （この実施例では多結晶シリコン層）と、窒化チタ
ニウム層５４ｂと、高融点金属珪化物層５４Ｃ（この実
施例ではチタニウム珪化物層）とからなる積層４電体（
グーｌ−電極）５４をＮ型半導体基板５１の一生面上に
ゲート酸化１１１Ｊ５６を介して設けたことを特徴とす
る。
ａ （この実施例では多結晶シリコン層）と、窒化チタ
ニウム層５４ｂと、高融点金属珪化物層５４Ｃ（この実
施例ではチタニウム珪化物層）とからなる積層４電体（
グーｌ−電極）５４をＮ型半導体基板５１の一生面上に
ゲート酸化１１１Ｊ５６を介して設けたことを特徴とす
る。
次にこのＭＯＳトランジスタの製造方法について説明す
る。 先ず第２図（ａ ）に示すように面方位（１００
）のＮ型シリコン基板５１にフィールド酸化膜（Ｓ ｉ
０２膜）５７を形成すると共に、このフィールド酸化
膜５７下の基板５１の表面にＮ型反転防止層６３を形成
する。 続いて熱酸化処理を施して、前記フィールド酸
化１５７で分離された基板５１の島領域（素子領域）上
に厚さ１００〜５００人のゲート酸化膜５６を形成する
。
る。 先ず第２図（ａ ）に示すように面方位（１００
）のＮ型シリコン基板５１にフィールド酸化膜（Ｓ ｉ
０２膜）５７を形成すると共に、このフィールド酸化
膜５７下の基板５１の表面にＮ型反転防止層６３を形成
する。 続いて熱酸化処理を施して、前記フィールド酸
化１５７で分離された基板５１の島領域（素子領域）上
に厚さ１００〜５００人のゲート酸化膜５６を形成する
。
引き続き同図（ｂ ）に示すように、全面にＮ型不純物
をドープした多結晶シリコン＠５４ａを堆積し、次に例
えばチタンターゲットを窒素雰囲気中でスパッタリング
し、窒化チタニウム層５４ｂを２００人形成する。 次
いで、アルゴン雰囲気中で、例えばチタニウム及びシリ
コンをターゲットとしてスパッタリングを行い、チタニ
ウム珪化物層５４ｃを２０００Ｘ堆積スル。
をドープした多結晶シリコン＠５４ａを堆積し、次に例
えばチタンターゲットを窒素雰囲気中でスパッタリング
し、窒化チタニウム層５４ｂを２００人形成する。 次
いで、アルゴン雰囲気中で、例えばチタニウム及びシリ
コンをターゲットとしてスパッタリングを行い、チタニ
ウム珪化物層５４ｃを２０００Ｘ堆積スル。
その後、パターニングを行い、ゲート電極（積層導電体
＞５４８形成した模、このゲート電極５４及びフィール
ド酸化膜５７をマスクとしてＰ型不純物、例えばボロン
をイオン注入し、Ｐ＋のドレイン領域５２及びソース領
［５３を形成する。
＞５４８形成した模、このゲート電極５４及びフィール
ド酸化膜５７をマスクとしてＰ型不純物、例えばボロン
をイオン注入し、Ｐ＋のドレイン領域５２及びソース領
［５３を形成する。
次に第１図に示すように、プラズマＣＶＤ （Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）に
より５ｉｎ２膜６２を堆積し続いてｃＶＤ−８ｉ○２ｉ
ｆ！５８ををＭ１積した後、コンタクトホール６４の開
孔、Ａ１の蒸着、パターニングによりトレイン、ソース
領１ｉｉｔ５２．５３と、コンタクトホール６４を通し
て接続するＡＩ配線５９．６１を形成してＭＯ８ｔ−ラ
ンジスタを製造する。 上記ＭＯＳトランジスタにあっ
ては、多結晶シリコン層５４ａとチタニウム珪化物層５
４ｃとの間に窒化チタニウム層５４ｂが存在するため、
これがチタニウム等の拡散に対する障壁となり、ゲート
酸化！Ｉ５！５６がチタニウム等で劣化することがなく
なり、ゲート酸化膜の信頼性が向上した。 又チタニウ
ム珪化物層の厚さが２０００大の場合にシート抵抗は約
１Ω／口と多結晶シリコンを用いた場合の約２０分の１
となる。
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）に
より５ｉｎ２膜６２を堆積し続いてｃＶＤ−８ｉ○２ｉ
ｆ！５８ををＭ１積した後、コンタクトホール６４の開
孔、Ａ１の蒸着、パターニングによりトレイン、ソース
領１ｉｉｔ５２．５３と、コンタクトホール６４を通し
て接続するＡＩ配線５９．６１を形成してＭＯ８ｔ−ラ
ンジスタを製造する。 上記ＭＯＳトランジスタにあっ
ては、多結晶シリコン層５４ａとチタニウム珪化物層５
４ｃとの間に窒化チタニウム層５４ｂが存在するため、
これがチタニウム等の拡散に対する障壁となり、ゲート
酸化！Ｉ５！５６がチタニウム等で劣化することがなく
なり、ゲート酸化膜の信頼性が向上した。 又チタニウ
ム珪化物層の厚さが２０００大の場合にシート抵抗は約
１Ω／口と多結晶シリコンを用いた場合の約２０分の１
となる。
上記実施例においては本発明をＭＯＳトランジスタのゲ
ート電極の構造に適用した例について説明したが、メモ
リのワード線として用いた場合その低抵抗のため素子の
高速化を実現することができる。 キャパシタ等のその
他の電極又は配線部に適用してもよいことは勿論である
。 また非単結晶シリコン層５４ａは、多くの場合多結
晶シリコン層であるが、無定形（ａｍｏｒｐｈｏｕｓ
）シリコン層であっても差し支えない。 又高融点金属
としてはチタニウム（Ｔｉ）、タングステン（Ｗ）、モ
リブデン（ＭＯ） 、ジルコニウム（Ｚｒ）、タンタル
（Ｔａ ）から選択することが好ましいが、ハフニウム
（ト１ｒ）、バナジウム（Ｖ）、ニオビウム（Ｎｂ ）
、クロム（Ｃｒ ）等の高融点金属も選択できる。
ート電極の構造に適用した例について説明したが、メモ
リのワード線として用いた場合その低抵抗のため素子の
高速化を実現することができる。 キャパシタ等のその
他の電極又は配線部に適用してもよいことは勿論である
。 また非単結晶シリコン層５４ａは、多くの場合多結
晶シリコン層であるが、無定形（ａｍｏｒｐｈｏｕｓ
）シリコン層であっても差し支えない。 又高融点金属
としてはチタニウム（Ｔｉ）、タングステン（Ｗ）、モ
リブデン（ＭＯ） 、ジルコニウム（Ｚｒ）、タンタル
（Ｔａ ）から選択することが好ましいが、ハフニウム
（ト１ｒ）、バナジウム（Ｖ）、ニオビウム（Ｎｂ ）
、クロム（Ｃｒ ）等の高融点金属も選択できる。
［発明の効果コ
本発明の積層導電体をＭＯＳトランジスタのゲート電極
に適用したときのゲート酸化膜の耐圧特性を第６図に示
す。 この耐圧特性は、′Ｍ４図に示す多結晶シリコン
をゲート電極材料として用いた場合の従来例とほぼ等し
く、多結晶シリコン層上にチタニウム珪化物を積層した
構造の場合よりはゲート酸化膜の耐圧特性は著しく改善
される。
に適用したときのゲート酸化膜の耐圧特性を第６図に示
す。 この耐圧特性は、′Ｍ４図に示す多結晶シリコン
をゲート電極材料として用いた場合の従来例とほぼ等し
く、多結晶シリコン層上にチタニウム珪化物を積層した
構造の場合よりはゲート酸化膜の耐圧特性は著しく改善
される。
以上のように本発明によれば、ゲート酸化膜の劣化がな
く且つ低抵抗の電極及び配線構造を形成することかでき
、ＬＳＩ素子等の歩留り、信頼性及び性能を大幅に向上
させることができた。
く且つ低抵抗の電極及び配線構造を形成することかでき
、ＬＳＩ素子等の歩留り、信頼性及び性能を大幅に向上
させることができた。
第１図は本発明の実施例であるＭＯＳトランジスタの断
面図、第２図（ａ ）及び（ｂ）は第１図のＭＯＳトラ
ンジスタの製造工程の一部を示す断面図、第３図は従来
のＭＯＳトランジスタの断面図、第４図及び第５図は従
来のＭＯＳトランジスタのゲート酸化膜の耐圧特性、第
６図は本発明のＭＯＳトランジスタのゲート酸化膜の耐
圧特性である。 １．５１・・・半導体塞板、 ４・・・多結晶シリコン
ゲート電極、 ５，５５・・・チャネル領域、 ６゜５
６・・・ゲート酸化膜、 ５４−・・積層導電体くゲ−
上電極）、 ５７１ａ・・・非単結晶シリコン層（多結
晶シリコン層）、 ５４ｂ・・・窒化チタニウム層、５
４ｃ・・・高融点金属珪化物層（チタニウム珪化物層）
。 特許出願人 株式会社 東 芝 第１図 第２図 第３Ａ ＠ｆｚ （Ｍ Ｖ／ＣｆｆＬ） 第４図
面図、第２図（ａ ）及び（ｂ）は第１図のＭＯＳトラ
ンジスタの製造工程の一部を示す断面図、第３図は従来
のＭＯＳトランジスタの断面図、第４図及び第５図は従
来のＭＯＳトランジスタのゲート酸化膜の耐圧特性、第
６図は本発明のＭＯＳトランジスタのゲート酸化膜の耐
圧特性である。 １．５１・・・半導体塞板、 ４・・・多結晶シリコン
ゲート電極、 ５，５５・・・チャネル領域、 ６゜５
６・・・ゲート酸化膜、 ５４−・・積層導電体くゲ−
上電極）、 ５７１ａ・・・非単結晶シリコン層（多結
晶シリコン層）、 ５４ｂ・・・窒化チタニウム層、５
４ｃ・・・高融点金属珪化物層（チタニウム珪化物層）
。 特許出願人 株式会社 東 芝 第１図 第２図 第３Ａ ＠ｆｚ （Ｍ Ｖ／ＣｆｆＬ） 第４図
Claims (1)
- 【特許請求の範囲】 １ 非単結晶シリコン層と、この非単結晶シリコン層上
に形成された窒化チタニウム層と、この窒化チタニウム
層上に形成された高融点金属珪化物層とからなる積層導
電体を、半導体基板の一主面上に設けたことを特徴とす
る半導体装置。 ２ 前記半導体装置が絶縁ゲート電界効果トランジスタ
であり、前記積層導電体が前記トランジスタの電極又は
配線部を構成するものである特許請求の範囲第１項記載
の半導体装置。 ３ 前記高融点金属珪化物層は、チタニウム、タングス
テン、モリブデン、ジルコニウム、タンタルのうちいず
れか１種とシリコンと結合した金属珪化物、又はこれら
の混合物である特許請求の範囲第１項又は第２項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249960A JPS62111466A (ja) | 1985-11-09 | 1985-11-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249960A JPS62111466A (ja) | 1985-11-09 | 1985-11-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62111466A true JPS62111466A (ja) | 1987-05-22 |
Family
ID=17200746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60249960A Pending JPS62111466A (ja) | 1985-11-09 | 1985-11-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62111466A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248260A (ja) * | 1986-02-20 | 1987-10-29 | テキサス インスツルメンツ インコ−ポレイテツド | 不活性化二重誘電体ゲ−ト装置とその製法 |
| JPH01194335A (ja) * | 1988-01-29 | 1989-08-04 | Toshiba Corp | 半導体装置 |
| JPH01265542A (ja) * | 1988-04-15 | 1989-10-23 | Toshiba Corp | 半導体装置 |
| JPH02164074A (ja) * | 1988-12-19 | 1990-06-25 | Nec Corp | 半導体装置 |
| US5103272A (en) * | 1989-04-03 | 1992-04-07 | Kabushiki Kaisha Toshiba | Semiconductor device and a method for manufacturing the same |
| US5164333A (en) * | 1990-06-19 | 1992-11-17 | Siemens Aktiengesellschaft | Method for manufacturing a multi-layer gate electrode for a mos transistor |
| WO2002065523A1 (en) * | 2001-02-12 | 2002-08-22 | Advanced Micro Devices, Inc. | Gate electrode silicidation layer |
-
1985
- 1985-11-09 JP JP60249960A patent/JPS62111466A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02164074A (ja) * | 1988-12-19 | 1990-06-25 | Nec Corp | 半導体装置 |
| US5103272A (en) * | 1989-04-03 | 1992-04-07 | Kabushiki Kaisha Toshiba | Semiconductor device and a method for manufacturing the same |
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