JPS63178558A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS63178558A JPS63178558A JP1095487A JP1095487A JPS63178558A JP S63178558 A JPS63178558 A JP S63178558A JP 1095487 A JP1095487 A JP 1095487A JP 1095487 A JP1095487 A JP 1095487A JP S63178558 A JPS63178558 A JP S63178558A
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- Japan
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- emitter
- oxide film
- section
- base
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は半導体素子の製造方法に関するものである。
Ｂ０発明の概要
本発明は、ゲートターンオフサイリスタの如き半導体素
子の製造時において、予めＮエミッタ部の不良位置上に
酸化膜を形成し、この酸化膜上にカソード電極を形成す
ることによってエミッタ部とカソード電極間を絶縁し、
製造時における表面積層欠陥による不良を減少するよう
にしたものである。
子の製造時において、予めＮエミッタ部の不良位置上に
酸化膜を形成し、この酸化膜上にカソード電極を形成す
ることによってエミッタ部とカソード電極間を絶縁し、
製造時における表面積層欠陥による不良を減少するよう
にしたものである。
Ｃ６従来の技術
ゲートターンオフサイリスタのゲート構造には、素子表
面にゲートを設けた表面ゲート構造や、Ｐ層に埋込んだ
埋込ゲート構造、あるいは両者を組合わせたハイブリッ
ト構造などの種類のものがある。
面にゲートを設けた表面ゲート構造や、Ｐ層に埋込んだ
埋込ゲート構造、あるいは両者を組合わせたハイブリッ
ト構造などの種類のものがある。
第４図は、ハイブリット構造のゲートターンオフサイリ
スタの断面図を示したもので、ｌはＮ層よりなるＮベー
ス、２はＮペースｌの一方側に積１されたＰ層よりなる
ｐエミッタ、３はＮペースｌの他方側に積層されたＰ層
よりなるＰベースで。
スタの断面図を示したもので、ｌはＮ層よりなるＮベー
ス、２はＮペースｌの一方側に積１されたＰ層よりなる
ｐエミッタ、３はＮペースｌの他方側に積層されたＰ層
よりなるＰベースで。
このＰベース３に一層よりなるゲート４が埋込れている
。５はＮ層よりなるＮエミッタで、このＮエミッタ５に
はカソードとなるＡ／ 電極７が配設される。６は酸
化膜、８はアノードとなるＡ／ 電極である。
。５はＮ層よりなるＮエミッタで、このＮエミッタ５に
はカソードとなるＡ／ 電極７が配設される。６は酸
化膜、８はアノードとなるＡ／ 電極である。
ａ発明が解決しようとする問題点
第４図で示すようなハイブリット構造のゲートターンオ
アサイリスタでは、Ｎエミッタ５を形成する場合には、
エピタキシャル成長層Ｐ−によって形成するが、その際
、エピタキシャル成長時に第５図矢印Ａ部で示すような
表面積層欠陥が発生し、この欠陥部に発生した異常拡散
（矢印Ｂ部）によって、Ｎエミッタ５とＰペース３間の
ｐｎ接合に不良が発生する。この不良を防止するために
は、表面積層欠陥を防止すればよいが、しかしサイリス
タの多くは、１枚のシリコンウェハーかも１個の素子を
作る所請ワンウェハーワンデバイスであることから、表
面積層欠陥を完全に零にすれば不良は減少するが、この
表面積層欠陥を零にすることは困難である。そこで従来
は、第６図点線で示すように、不良のＮエミッタ部をエ
ッチオフして除去する手段が採られている。これは、ゲ
ートターンオフサイリスタのＮエミッタ５が、多数の独
豆したＮエミッタの集積から構成されていることを利用
したものであるが、この種方法では次のような問題点を
有している。
アサイリスタでは、Ｎエミッタ５を形成する場合には、
エピタキシャル成長層Ｐ−によって形成するが、その際
、エピタキシャル成長時に第５図矢印Ａ部で示すような
表面積層欠陥が発生し、この欠陥部に発生した異常拡散
（矢印Ｂ部）によって、Ｎエミッタ５とＰペース３間の
ｐｎ接合に不良が発生する。この不良を防止するために
は、表面積層欠陥を防止すればよいが、しかしサイリス
タの多くは、１枚のシリコンウェハーかも１個の素子を
作る所請ワンウェハーワンデバイスであることから、表
面積層欠陥を完全に零にすれば不良は減少するが、この
表面積層欠陥を零にすることは困難である。そこで従来
は、第６図点線で示すように、不良のＮエミッタ部をエ
ッチオフして除去する手段が採られている。これは、ゲ
ートターンオフサイリスタのＮエミッタ５が、多数の独
豆したＮエミッタの集積から構成されていることを利用
したものであるが、この種方法では次のような問題点を
有している。
（１１不良のＮエミッタ部を数十μｍもエッチオフしな
ければならないため、その制御が困難で所望位置以外ま
でエッチオフして不都合を生ずるおそれがある。
ければならないため、その制御が困難で所望位置以外ま
でエッチオフして不都合を生ずるおそれがある。
（２１エッチオフ部にカソード電極を形成させないよう
にしなければならないため、Ｎエミッタ部のエッチオフ
に加えて、カソード電極もエッチオフしなげればならな
い。
にしなければならないため、Ｎエミッタ部のエッチオフ
に加えて、カソード電極もエッチオフしなげればならな
い。
（３）Ｎエミッタ、カソード電極は電極板を弁して圧接
される場合が多いが、このとき、エッチオフした部分は
圧接されないため、−ＳのＮエミッタ部のみに不均一な
圧力がか＼って不都合が生ずる。
される場合が多いが、このとき、エッチオフした部分は
圧接されないため、−ＳのＮエミッタ部のみに不均一な
圧力がか＼って不都合が生ずる。
そこで本発明は、か＼る問題点の除去を目的としてなさ
れたものである。
れたものである。
Ｅ８問題点を解決するための手段
本発明は、半導体素子の製造時において、カソード電極
形成時Ｋ、予め不良のＮエミッタ部に酸化膜を形広し、
この酸化膜上にカソード電極を形成し、カソード電極と
Ｎエミッタ部とを絶縁するようにしたものである。
形成時Ｋ、予め不良のＮエミッタ部に酸化膜を形広し、
この酸化膜上にカソード電極を形成し、カソード電極と
Ｎエミッタ部とを絶縁するようにしたものである。
２０作用
不良のＮエミッタ部は、酸化膜によってカソード電極と
は絶縁されるので、不良Ｎエミッタ部はそのま＼残存し
ても電気的には絶縁され、電極板を介して圧接しても、
一部Ｎエミッタ部に片寄った圧力がか＼ることばない。
は絶縁されるので、不良Ｎエミッタ部はそのま＼残存し
ても電気的には絶縁され、電極板を介して圧接しても、
一部Ｎエミッタ部に片寄った圧力がか＼ることばない。
Ｇ、実施例
以下第１図〜第３図に基いて本発明の一実施例を説明す
る。なお、各図において第４図〜第６図と同一部分には
同一符号を付してその説明を省略する。
る。なお、各図において第４図〜第６図と同一部分には
同一符号を付してその説明を省略する。
先ず、オリジナルウェハーであるＮペース１にガリウム
拡散を行なってＰエミッタ２とＰベース３を形成する。
拡散を行なってＰエミッタ２とＰベース３を形成する。
次にＰベース３にポロン拡散を行なって一層のゲート４
を形成する。その後、Ｐベース３に選択エピタキシャル
成長を行なってＰ一層を形成し、更にその上ＫＮエミッ
タ５が形成されて第１図のような構造となる。
を形成する。その後、Ｐベース３に選択エピタキシャル
成長を行なってＰ一層を形成し、更にその上ＫＮエミッ
タ５が形成されて第１図のような構造となる。
このようにして形成された半導体素子において、各Ｎエ
ミッタ５と、Ｐベース３間のｐｌｌ）接合部に逆電圧を
印加してカーブトレーサなどの漏れ電流測定器を用いて
不良のＮエミッタ部を検出する。測定の結果、仮りに矢
印Ａ部のＮエミッタ５に不良が検出された場合には、ウ
ェハー表面に酸化膜６を形成し、周知のフォトリソグラ
フィーの手法な用いて第２図で示すよ５に矢印Ａ部の不
良Ｎエミッタを除くＮエミッタ５およびゲート４の酸化
膜を除去する。すなわち酸化膜６は不良エミッタ部と、
Ｐベース３とＮエミッタ５の境界部のみが残ることにな
る。その後、ｉ＠３図で示すように、外部に露出してい
るゲート４と各Ｎエミッタ５に夫々電極７を形成する。
ミッタ５と、Ｐベース３間のｐｌｌ）接合部に逆電圧を
印加してカーブトレーサなどの漏れ電流測定器を用いて
不良のＮエミッタ部を検出する。測定の結果、仮りに矢
印Ａ部のＮエミッタ５に不良が検出された場合には、ウ
ェハー表面に酸化膜６を形成し、周知のフォトリソグラ
フィーの手法な用いて第２図で示すよ５に矢印Ａ部の不
良Ｎエミッタを除くＮエミッタ５およびゲート４の酸化
膜を除去する。すなわち酸化膜６は不良エミッタ部と、
Ｐベース３とＮエミッタ５の境界部のみが残ることにな
る。その後、ｉ＠３図で示すように、外部に露出してい
るゲート４と各Ｎエミッタ５に夫々電極７を形成する。
したがって不良のＮエミッタ部とその上部に形成された
電極とは、酸化膜６によって絶縁されたことになる。
電極とは、酸化膜６によって絶縁されたことになる。
Ｈ１発明の効果
以上のように本発明は、不良のＮエミッタ上に酸化膜を
形成し、その酸化漠上にカソード電極を形成するように
したものであるから、不良のＮエミッタと電極とが絶縁
されることになって、不良のＮエミッタ部がエッチオフ
されたことと同じＫなる。したがって本発明によれば、
不良のＮエミッタ部の酸化膜は、フォトリングラフイー
によって残すだけであるので制御が容易であり、従来の
よ５に数十μｍものエッチオフは不要となり、且つ不良
Ｎエミッタ部のカソード電極を除く作業も不要となるも
のである。また、不良Ｎエミッタ部にも、他の正常なＮ
エミッタ部と同様にカソード電極が形成されるので、電
極板を弁して圧接した場合には、従来のような不均一な
圧力が生ずることはない、（なお、厳密にいえば、不良
のＮエミッタ部の酸化膜の厚み分だけ厚くなるが、しか
し酸化膜の厚みは数百〜数千１と薄いため問題にはなら
ない、）
形成し、その酸化漠上にカソード電極を形成するように
したものであるから、不良のＮエミッタと電極とが絶縁
されることになって、不良のＮエミッタ部がエッチオフ
されたことと同じＫなる。したがって本発明によれば、
不良のＮエミッタ部の酸化膜は、フォトリングラフイー
によって残すだけであるので制御が容易であり、従来の
よ５に数十μｍものエッチオフは不要となり、且つ不良
Ｎエミッタ部のカソード電極を除く作業も不要となるも
のである。また、不良Ｎエミッタ部にも、他の正常なＮ
エミッタ部と同様にカソード電極が形成されるので、電
極板を弁して圧接した場合には、従来のような不均一な
圧力が生ずることはない、（なお、厳密にいえば、不良
のＮエミッタ部の酸化膜の厚み分だけ厚くなるが、しか
し酸化膜の厚みは数百〜数千１と薄いため問題にはなら
ない、）
第１図〜第３図は本発明の一実施例を説明するだめの構
成図、第４図〜第６図は従来の半導体素子の製造方法を
説明するための構成図である。 ｌ・・・Ｎベース、２・・・Ｐエミッタ、３・・・Ｐベ
ース、４・・・ゲート、５・・・Ｎエミッタ、６・・・
酸化膜、１・・・エピタキシャル成長層、Ａ・・・表面
積層欠陥、Ｂ・・・欠陥部に発生した異常拡散部。 第１図 第２図 第３図 第４図 アノード 第６図
成図、第４図〜第６図は従来の半導体素子の製造方法を
説明するための構成図である。 ｌ・・・Ｎベース、２・・・Ｐエミッタ、３・・・Ｐベ
ース、４・・・ゲート、５・・・Ｎエミッタ、６・・・
酸化膜、１・・・エピタキシャル成長層、Ａ・・・表面
積層欠陥、Ｂ・・・欠陥部に発生した異常拡散部。 第１図 第２図 第３図 第４図 アノード 第６図
Claims (1)
- Ｐ層とＮ層とを交互に積層し、その一側にカソード電極
を設けるものに於て、前記カソード電極形成時に予め不
良のＮエミッタ部に酸化膜を形成し、この酸化膜上にカ
ソード電極を形成して、このカソード電極とＮエミッタ
部とを絶縁することを特徴とする半導体素子の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095487A JPS63178558A (ja) | 1987-01-20 | 1987-01-20 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095487A JPS63178558A (ja) | 1987-01-20 | 1987-01-20 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63178558A true JPS63178558A (ja) | 1988-07-22 |
Family
ID=11764583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1095487A Pending JPS63178558A (ja) | 1987-01-20 | 1987-01-20 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63178558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218643A (ja) * | 1989-11-17 | 1991-09-26 | Toshiba Corp | 大電力用半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170934A (ja) * | 1984-02-16 | 1985-09-04 | Fuji Electric Corp Res & Dev Ltd | 半導体装置の製造方法 |
-
1987
- 1987-01-20 JP JP1095487A patent/JPS63178558A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170934A (ja) * | 1984-02-16 | 1985-09-04 | Fuji Electric Corp Res & Dev Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218643A (ja) * | 1989-11-17 | 1991-09-26 | Toshiba Corp | 大電力用半導体装置 |
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