JPS63181348A - Ｌｓｉのレイアウト設計装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はＬＳＩ製造のためのマスクパターンを得るＬ
ＳＩのレイアウト設計装置に係り、特に階層型レイアウ
ト方式のレイアウト設計装置に関する。

（従来の技術） ＬＳＩのレイアウト設計の一手法として、階層型レイア
ウト方式が知られている。これは例えば特開昭５０−１
６０１７号公報に記載されているように、人手または設
計装置によりＬＳＩを構成する各機能ブロック（以下、
単にブロックという）によりブロック内の詳細レイアウ
トと確定形状（これらをブロックレイアウトという）を
決定した後、このブロックレイアウトを基にして各ブロ
ックの相対配置とブロック間の仮配線経路をラフレイア
ウトとして決定し、最後にブロック間の配線スペースを
評価して各ブロックの最終的な配置と、ブロック間の確
定配線経路をチップレイアウトとして決定するものであ
る。

一方、アナログＩＣのようにＬＳＩ動作時の電気的影響
や熱的影響を考慮してブロックの配置やブロック間配線
経路および配線形状を決定する必要がある場合には、ブ
ロックレイアウトにおいてブロックの仮形状を見積もる
段階でブロックの相対配置、ブロック間配線経路および
配線形状をも見積り、ブロック内の詳細レイアウトは可
能な限り仮形状に抑え込むことによって、ラフレイアウ
ト結果をそのままチップレイアウトに反映させる方法が
とられている。このためラフレイアウトの自動化が非常
に困難であり、またブロックの形状に関する制約が大き
いので、人手設計に頼るか、あるいは階層型レイアウト
方式を使わずに素子レベルの展開方式で処理している。

しかし、いずれの方式もＬＳＩが大規模化するにつれて
設計期間及びコストの点で対処不能になりつつあるのが
実情である。

（発明が解決しようとする問題点） このように従来の技術では、ＬＳＩが大規模化するに従
い、動作時の電気的影響や熱的影響を考慮したＬＳＩの
レイアウト設計を短期間で行なうことが困難となるとい
う問題がありた。

本発明はＬＳＩ動作時の電気的影響や熱的影響が考慮で
き、且つ大規模なＬＳＩに対しても短い設計期間で低コ
ストで所望のマスクパターンが得られるＬＳＩのレイア
ウト設計装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明はラフレイアウト、ブロックレイアウト、チップ
レイアウトの順に処理する階層型レイアウト方式を採用
したもので、ＬＳＩを構成する回路の各機能ブロックの
ブロック内レイアウト条件とブロック間レイアウト条件
およびブロック面積の情報を記憶したレイアウト仕様記
憶部と、このレイアウト仕様記憶部に記憶された情報か
らＬＳＩチップ上のラフ配置およびラフ配線を決定する
ラフレイアウト決定手段と、このラフレイアウト決定手
段により決定されたラフ配置およびラフ配線の情報を記
憶するラフレイアウト情報記憶部と、このラフレイアウ
ト情報記憶部および前記レイアウト仕様記憶部に記憶さ
れた情報から各機能ブロック内の詳細レイアウトと各機
能ブロックの確定形状および入出力端子確定位置を決定
するブロックレイアウト決定手段と、このブロックレイ
アウト決定手段によって決定された情報を記憶するブロ
ックレイアウト情報記憶部と、このブロックレイアウト
情報記憶部と前記レイアウト仕様記憶部およびラフレイ
アウト情報記憶部に記憶された情報からＬＳＩチップ上
の各機能ブロックの確定配置とブロック間の確定配線経
路をＬＳＩチップ全体の確定レイアウトとして決定する
チップレイアウト決定手段と、このチップレイアウト決
定手段により決定されたチップレイアウト情報を記憶す
るチップレイアウト情報記憶部と、このチップレイアウ
ト情報記憶部および前記ブロックレイアウト情報記憶部
に記憶された情報に基づいてＬＳＩ製造用マスクのマス
クパターンを合成する手段とを備えたことを特徴とする
。

（作用） ラフレイアウトでは機能ブロックの形状が未確定のまま
で、ＬＳＩ動作時の電気的影響や熱的影響を考慮してラ
フ配置およびラフ配線、すなわち各機能ブロックの相対
配置およびブロック間の仮配線経路が決定され、このブ
ロックレイアウト完了の時点で全ての機能ブロックの形
状が確定する。これを基にチップレイアウトを行なう際
、当初定めた機能ブロックの相対配置とのずれが生じる
が、チップレイアウト決定手段ではラフレイアウト時の
仮配線経路が再現できるので、当初の電気的影響や熱的
影響を考慮した配線経路が得られる。この結果、ブロッ
クの板形状見積り段階からチップ全体のマスクパターン
を完成するまでの一貫した自動化が可能となり、大規模
なＬＳＩのレイアウト設計を行なう場合でも、マスクパ
ターンが効率よく短時間で、従って低コストで作成され
る。

（実施例） 第１図は本発明の一実施例に係るＬＳＩのし、イアウド
設計装置の構成を示すブロック図である。

また、第２図は同実施例において使用される階層型レイ
アウト方式の説明図であり、第３図は同実施例における
レイアウト設計手順を示すフローチャートである。

本実施例では、第２図に示すようにラフレイアウトを先
に行なった後、ブロックレイアウトを行ない、次いでチ
ップレイアウトを行なう。

第１図において、レイアウト仕様記憶部１はＬＳＩの各
機能ブロック毎のブロック内レイアウト条件（ブロック
内配置／配線要求、ブロック内配置／配線制約等）と、
ブロック間レイアウト条件（ブロック間配置／配線要求
、ブロック間配置／配線制約等）およびブロック占有面
積の概算値（以下、単にブロック面積という）の情報を
レイアウト仕様として予め格納したものであり、またラ
イブラリ２はレイアウト設計済の機能ブロックのブロッ
ク内レイアウト等のブロック情報を記憶したものである
。

ラフレイアウト決定手段３は、既設針ブロックを利用す
る機能ブロックについてはライブラリ２より当該ブロッ
ク形状の情報を読込み、新規に設計する機能ブロックに
ついてはレイアウト仕様記憶部１より当該ブロックの面
積と、ブロックの相対配置を決定する要因となるブロッ
ク間配線要求およびブロック間配置／配線制約の各情報
を読込むことによって、ＬＳＩチップ上のラフ配置（ブ
ロックの倣形状、相対配置および入出力端子の仮位置等
）とラフ配線（ブロック間の仮配線経路）を決定する。

なお、ブロック面積は第３図に示したレイアウト設計手
順における前処理の段階で当該ブロックを構成する素子
、セルおよび配線またはネット数を評価して経験式によ
って予め算出したものである。

すなわち、ラフレイアウト決定手段３では既設針ブロッ
クについては固定形状とし、新規設計ブロックでブロッ
ク間配置制約として形状が指定されているものについて
はその指定形状を発生して固定形状とし、それ以外のブ
ロックについては取り敢えずブロック面積に見合う正方
形状を発生するが可変形状とする。そして、ブロック間
配線要求とブロック間配置制約を考慮してブロックの相
対配置を定めるが、そのとき可変形状のブロックの形状
を変形することによってチップサイズが極小となるよう
な配置を決定する。この結果、可変形状のブロックにつ
いてもチップ上の板形状が決定される。

次に、この相対配置とブロック間配線要求とブロック間
配線制約とから新規設計ブロックの人出力端子位置を仮
決定し、さらに既設計ブロックの入出力端子も加えて、
これら全てのブロックの入出力端子間のブロック間仮配
線経路の決定を行なう。このブロック間仮配線経路はチ
ップ上での確定した経路ではなく、大略どこを通過する
かを示したものである。従来ではこのような配線経路は
ブロックが向かい合っている配線領域であるチャネルの
系列として記憶されていた。しかし、本発明に係るレイ
アウト設計方式ではブロックの形状がラフレイアウトの
時点では仮形状であることから、ブロックレイアウト処
理を経てチップレイアウトを行なった段階でチャネルの
構造が変わっていることがあるため、ラフレイアウトに
おいて折角ブロック間配線制約を考慮した仮配線経路を
定めても、チップレイアウトの段階で再現できなくなる
。そこで、本実施例においてはブロック間仮配線経路を
チャネルの系列ではなくて、その配線経路が傍を通過す
るブロックの識別名とそのブロックのどの付近を通るの
かの識別名との対の系列で記憶する。この記憶方式につ
いては後に詳述する。

こうしてラフレイアウト決定手段３により決定されたＬ
ＳＩチップ上のラフ配置およびラフ配線の情報、すなわ
ちブロックの仮形状情報（既設計ブロック及び形状指定
の新規設計ブロックは固定形状）、入出力端子板位置情
報（既設計ブロックは固定位置）、ブロックの相対配置
情報およびブロック間仮配線経路の各情報は、ラフレイ
アウト情報記憶部４に書込まれる。

一方、ブロックレイアウト決定手段５では新規設計ブロ
ックについてのブロック内詳細レイアウトとブロックの
確定形状および入出力端子の確定位置が決定される。す
なわち、レイアウト仕様記憶部１からブロック内配置／
配線要求とブロック内配置／配線制約の情報が、またラ
フレイアウト情報記憶部４からブロックの仮形状情報と
入出力端子板位置情報がブロックレイアウト決定手段５
に読込まれ、これらの情報からブロック内の素子または
セルの配置と配線経路が決定される。この場合、ブロッ
クはまだ仮形状の段階であり、形状指定がないブロック
については詳細レイアウト決定後の形状が仮形状と異な
ることがあり得るため、それに伴なって入出力端子の位
置も低位置とずれる。

こうしてブロックレイアウト決定手段５により゛　決定
されたブロック内詳細レイアウト、ブロックの確定形状
情報、入出力端子確定位置の情報がブロックレイアウト
情報記憶部６に書込まれる。この時点で、要求される全
てのブロックについてその形状と入出力端子位置が確定
し、ブロック内レイアウトが用意されたことになる。

次に、チップレイアウト決定手段７ではレイアウト情報
記憶部１．ライブラリ２．ラフレイアウト情報記憶部４
およびブロックレイアウト情報記憶部６に記憶された情
報を基に、チップレベルでの詳細なブロック間レイアウ
トが決定される。この時、ブロック内の詳細レイアウト
は参照する必要はない。すなわち、レイアウト仕様記憶
部１からブロック間配線要求とブロック間配置／配線制
約の情報が、ライブラリ２から既設計ブロックの形状と
入出力端子位置の情報が、ラフレイアウト情報記憶部４
からブロック相対配置情報とブロック間仮配線経路情報
の情報が、またブロックレイアウト情報記憶部６から新
規設計ブロックの確定形状と入出力端子確定位置の情報
がそれぞれチップレイアウト決定手段７に読込まれ、ま
ず最初にブロック相対配置情報とブロック間配置制約に
基づいて、形状の確定した各ブロックが該当する位置に
配置される。

この時、ラフレイアウト情報記憶部４に記憶されたブロ
ック仮形状とこの確定形状は一般には異なるので、必ず
しもブロック相対配置情報通りに配置できるとは限らず
、ずれが生じる。次に、この配置状況に基づいてブロッ
ク間仮配線経路をたどる。ここで、ブロック間仮配線経
路は当初のブロック相対配置情報に基づいていたので、
この配置状況に経路をそのまま当てはめることはできな
いが、仮配線経路の記憶表現である経路が通過するブロ
ックの辺境を順次たどることにより、様々な制約を考慮
して決定された仮配線経路がこの新しい配置状況の上で
再現できる。全ての配線経路が決定されると、チャネル
単位で配線スペースを評価し、スペースが不足する箇所
についてはその不足分だけブロックを移動して配線スペ
ースを確保すべく配置修正を行なう。その後で、各経路
に沿ってブロック間の確定配線経路を得、同時にチップ
全体の確定形状を得る。こうしてチップレイアウト決定
手段７により決定されたブロック間レベルの確定レイア
ウトがチップレイアウト情報記憶部８に書込まれる。

そして、最後にチップ全体マスクパターン合成手段９に
より、ライブラリ２内の既設計ブロックの詳細レイアウ
トと、ブロックレイアウト情報記憶部６内の新規設計ブ
ロックの詳細レイアウト、およびチップレイアウト情報
記憶部８内のブロック間詳細レイアウトに基づいてチッ
プ全体の詳細なマスクパターンが合成され、パターンデ
ータ１０が得られる。

次に、ラフレイアウト記憶部４でのブロック間仮配線経
路（ラフ配線の配線経路）情報の記憶方式と、チップレ
イアウト決定手段７での該情報の利用方法について説明
する。

前述したように、ブロック間仮配線経路はその経路が傍
らを通過するブロックの識別名とそのブロックの周縁部
の識別名との対の系列として記憶されるので、各ブロッ
クについてその周縁部を識別することが必要である。第
５図はブロックの周縁部を識別する方法の具体例であり
、黒点で示す位置、つまりブロックの矩形形状の各頂点
と上下左右辺の中心点に識別名を付ける。

第６図はラフレイアウト情報記憶部４において、ラフレ
イアウト決定手段３で決定された仮配線経路をブロック
識別名とブロック周縁部識別名の対によって記憶する方
法の一例を説明するための図であり、同図（ａ）に示す
ように仮配線経路がブロック（斜線で示す）の角を回り
込む場合には、当該ブロックのブロック識別名とその角
に該当する・頂点のブロック周縁部識別名を対応させ、
（ＢＬＣＫ、右下）のような２つの識別名の対の系列を
設定する。また、同図（ｂ）に示すように仮配線経路が
三叉路を直進して通過する場合には、直進方向に沿って
その仮配線経路に面しているブロックのブロック識別名
とその面している辺の中心点の識別名を対応させ、（Ｂ
ＬＣＫ、人中）のような−系列を設定する。さらに、同
図（ｃ）に示すように仮配線経路が四叉路を直進して通
過する場合には、四叉路に面した４個のブロックのブロ
ック識別名と頂点の識別名を経路に沿って２個ずつの対
にして対応させ、１（ＢＬＣＫＩ、右下）ＯＲ（ＢＬＣ
Ｋ２．左下）ＡＮＤ　（（ＢＬＣＫ３　、右上）ＯＲ（
ＢＬＣＫ４　、左上））のような系列を設定する。こう
して設定された系列が仮配線経路の始点及び終点位置を
入力出端子板位置として、ラフレイアウト情報記憶部４
において仮配線経路情報として記憶される。第７図に仮
配線経路状況とその記憶内容の具体例を示す。

このようにして記憶された仮配線経路は、チップレイア
ウト決定手段７においては経路の始点及び終点を入出力
端子確定位置として、記憶されたブロックの周縁部を記
憶順にたどって順次経路探索を行なうことによって、確
定配線経路の決定に利用される。経路探索のアルゴリズ
ムとしては、通常の配線アルゴリズムが利用できる。

［発明の効果］ 本発明によれば、ラフレイアウト、ブロックレイアウト
、チップレイアウトの順に処理する階層型レイアウト方
式を用い、最初にラフレイアウトでＬＳＩ動作時の電気
的影響や熱的影響を見込んだブロック間配置／配線を与
え、ブロックレイアウトの後そのブロック間配置／配線
結果をブロック内配置／配線とブロック形状に依存する
ことなくチップレイアウトで再現できる。従って、ブロ
ック間の電気的影響や熱的影響が特に問題となるような
アナログの大規模ＬＳＩのレイアウト設計を短時間で効
率よく行なうことができる。また、一部のブロックにつ
いて設計修正が行なわれたり、既設計ブロックとの差替
えが行なわれたりして、以前とは異なるサイズのブロッ
クをチップ上に配置する場合でも、ブロック間の相対配
置と仮配線経路情報については以前と同じデータをその
まま利用できるので、設計修正作業が簡素化され、設計
コストも削減されるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＬＳＩのレイアウト設
計装置の構成を示すブロック図、第２図は同実施例にお
いて使用される階層型レイアウト方式の説明図、第３図
は同実施例におけるレイアウト設計手順を示すフローチ
ャート、第４図は階層型レイアウト方式においてラフレ
イアウトとチップレイアウトとのブロックの形状変化に
よるブロック間の配線領域であるチャネル構造の変化の
一例を示す図、第５図は同実施例におけるブロックの識
別法の具体例を示す図、第６図は同実施例における仮配
線経路情報としてのブロック識別名およびブロック周縁
部識別名の対の設定法を説明するための図、第７図は同
実施例における仮配線経路状況とその記憶内容の具体例
を示す図である。 １・・・レイアウト仕様記憶部、２ライブラリ、３・・
・ラフレイアウト決定手段、４・・・ラフレイアウト情
報記憶部、５・・・ブロックレイアウト決定手段、６・
・・ブロックレイアウト情報記憶部、７・・・チップレ
イアウト決定手段、８・・・チップレイアウト情報記憶
部、９・・・チップ全体マスクパターン合成手段、１０
・・・最終マスクパターン。 出願人代理人　弁理士　鈴江武彦 第２図 （ａ） （ｂ） 第４図

Claims (3)

【特許請求の範囲】
1. （１）ＬＳＩを構成する回路の各機能ブロックのブロッ
   ク内レイアウト条件とブロック間レイアウト条件および
   ブロック面積の情報を記憶したレイアウト仕様記憶部と
   、 このレイアウト仕様記憶部に記憶された情報からＬＳＩ
   チップ上のラフ配置およびラフ配線を決定するラフレイ
   アウト決定手段と、 このラフレイアウト決定手段により決定されたラフ配置
   およびラフ配線の情報を記憶するラフレイアウト情報記
   憶部と、 このラフレイアウト情報記憶部および前記レイアウト仕
   様記憶部に記憶された情報から各機能ブロック内の詳細
   レイアウトと各機能ブロックの確定形状および入出力端
   子確定位置を決定するブロックレイアウト決定手段と、 このブロックレイアウト決定手段によって決定された情
   報を記憶するブロックレイアウト情報記憶部と、 このブロックレイアウト情報記憶部と前記レイアウト仕
   様記憶部およびラフレイアウト情報記憶部に記憶された
   情報からＬＳＩチップ上の各機能ブロックの確定配置と
   ブロック間の確定配線経路をＬＳＩチップ全体の確定レ
   イアウトとして決定するチップレイアウト決定手段と、 このチップレイアウト決定手段により決定されたチップ
   レイアウト情報を記憶するチップレイアウト情報記憶部
   と、 このチップレイアウト情報記憶部および前記ブロックレ
   イアウト情報記憶部に記憶された情報に基づいてＬＳＩ
   製造用マスクのマスクパターンを合成する手段とを備え
   たことを特徴とするＬＳＩのレイアウト設計装置。
2. （２）ラフレイアウト情報記憶部はブロック間のラフ配
   線の配線経路情報として、各配線経路が傍らを通過する
   ブロックの識別名と当該ブロックの周縁部の識別名との
   対の系列を記憶するものであることを特徴とする特許請
   求の範囲第１項記載のＬＳＩのレイアウト設計装置。
3. （３）ラフレイアウト情報記憶部はブロック間のラフ配
   線の配線経路情報として、各配線経路が傍らを通過する
   ブロックの識別名と当該ブロックの周縁部の識別名との
   対の系列を記憶するものであり、チップレイアウト決定
   手段はＬＳＩチップ上のブロック間の確定配線経路をラ
   フ配線の配線経路情報に基づいて決定するものであるこ
   とを特徴とする特許請求の範囲第１項記載のＬＳＩのレ
   イアウト設計装置。