JPS63181530A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPS63181530A JPS63181530A JP1363587A JP1363587A JPS63181530A JP S63181530 A JPS63181530 A JP S63181530A JP 1363587 A JP1363587 A JP 1363587A JP 1363587 A JP1363587 A JP 1363587A JP S63181530 A JPS63181530 A JP S63181530A
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- Japan
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- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は被計測信号としてアナログ信号を取扱う計測
分野に関するものである。
分野に関するものである。
第２図は従来の逐次比較型Ａ／ｐ変換装置であり１図に
おいて、ｔｉｌ／ｒｉ被計測信号をインピーダンス変換
するためのバッファ回路、（２）は上記バッファ回路１
１＋の信号とＤ／Ａ変換器（５）の信号全電圧比較する
電圧比較型コンパレータ、（３）は電圧比較型コンパレ
ータ（２）の信号全蓄積する逐次比較Ｌ”／スタ、（４
）は基準電圧発生回路、（５）は上記基準電圧発生回路
（４）の電圧を入力し逐次比較レジスタ（３）のデ−タ
ｌこ対応したアナログ電圧を発生させるＤ／Ａ変換器、
（６）は上記動作のタイミングを制御するタイミング回
路、Ｄ は上記逐次比較レジスタ（３）の出力でするＡ
／Ｄ変換値である。
おいて、ｔｉｌ／ｒｉ被計測信号をインピーダンス変換
するためのバッファ回路、（２）は上記バッファ回路１
１＋の信号とＤ／Ａ変換器（５）の信号全電圧比較する
電圧比較型コンパレータ、（３）は電圧比較型コンパレ
ータ（２）の信号全蓄積する逐次比較Ｌ”／スタ、（４
）は基準電圧発生回路、（５）は上記基準電圧発生回路
（４）の電圧を入力し逐次比較レジスタ（３）のデ−タ
ｌこ対応したアナログ電圧を発生させるＤ／Ａ変換器、
（６）は上記動作のタイミングを制御するタイミング回
路、Ｄ は上記逐次比較レジスタ（３）の出力でするＡ
／Ｄ変換値である。
上記の構成ＩこよるとＤ／Ａ変換器の発生電圧によって
のみ装置の計測電圧が決定されるためＤ／Ａ変ａａの発
生電圧以上の７（１圧をｇｔ測する場合大刀電圧全減圧
してＡ ／ Ｄ変換しなければならず計測精度を低下さ
せて計測するか、より良い分解能を有したＤ ／ Ａ変
換器が必要となり価格の増加を招く問題点があった。
のみ装置の計測電圧が決定されるためＤ／Ａ変ａａの発
生電圧以上の７（１圧をｇｔ測する場合大刀電圧全減圧
してＡ ／ Ｄ変換しなければならず計測精度を低下さ
せて計測するか、より良い分解能を有したＤ ／ Ａ変
換器が必要となり価格の増加を招く問題点があった。
この発明は上記のような問題点全解消するためｌこなさ
れたもので、 Ｄ ／ Ａ変換器の発生電圧以上の電圧
をｇｆ側する場合でもｔ′ｆ側鞘友を低下させず計測で
きるＡ ／ Ｄ変換装置を得ることを目的としている。
れたもので、 Ｄ ／ Ａ変換器の発生電圧以上の電圧
をｇｆ側する場合でもｔ′ｆ側鞘友を低下させず計測で
きるＡ ／ Ｄ変換装置を得ることを目的としている。
この発明に係るＡ／Ｄ変換装！先は第２の電圧コンパレ
ータにて、ｊＳ準電圧の２倍、３倍、４倍の７ｕ圧と入
力信号の電圧を比較するととＩこより。
ータにて、ｊＳ準電圧の２倍、３倍、４倍の７ｕ圧と入
力信号の電圧を比較するととＩこより。
Ａ ／ Ｄ変換装置の上位２ビツト全決定するととも１
こ、その結果によりＤ ／ Ａ変換器出力電圧へのオフ
セット電圧が決定されるため、従来回路による分解能を
そのままとし入力端子の計測範囲′Ｉｔ４倍Ｉこ拡大し
たものである。
こ、その結果によりＤ ／ Ａ変換器出力電圧へのオフ
セット電圧が決定されるため、従来回路による分解能を
そのままとし入力端子の計測範囲′Ｉｔ４倍Ｉこ拡大し
たものである。
この発明ｌこおける第２の電圧比較型コンパレータは入
力信号全基準型土の２倍、３倍、４倍の電圧と比較する
ことｔこより入力信号がどのコンパレータの比較電圧よ
り低いかを判定しその結果が従来回路のＡ ／ Ｄ変換
値ｌこ対し上位２ビツトの電圧判定となり、その結果ど
のコンパレータより低ければ従来回路のＡ ／ Ｄ変換
器−実施する。また２判足結朱が例えば基準電圧の４倍
より低く、３倍より高ければ、スイッチ回路の１つがオ
ン状態となり、加算回路へ基４！電圧の３倍の電圧が供
給されＡ ／ Ｄ変換が実施される。このことより不装
置は従来のＡ ／ Ｄ変換装置Ｉこ対し耐３１！Ｉ祠度
全低下させることなく４倍の計測範囲金有する仁とがで
きる。
力信号全基準型土の２倍、３倍、４倍の電圧と比較する
ことｔこより入力信号がどのコンパレータの比較電圧よ
り低いかを判定しその結果が従来回路のＡ ／ Ｄ変換
値ｌこ対し上位２ビツトの電圧判定となり、その結果ど
のコンパレータより低ければ従来回路のＡ ／ Ｄ変換
器−実施する。また２判足結朱が例えば基準電圧の４倍
より低く、３倍より高ければ、スイッチ回路の１つがオ
ン状態となり、加算回路へ基４！電圧の３倍の電圧が供
給されＡ ／ Ｄ変換が実施される。このことより不装
置は従来のＡ ／ Ｄ変換装置Ｉこ対し耐３１！Ｉ祠度
全低下させることなく４倍の計測範囲金有する仁とがで
きる。
第１図はこの発明の実施例を示す構成図である。
図１こおいて、 （１１〜（６）は上記従来＠路と全く
同一のものである。
同一のものである。
上記第１図において第２の電圧比較型コンパレータ（７
ａ）は電圧発生回路（１２ａ）の発生する基準電圧発生
回路（４）の４倍の電圧（４Ｖ□Ｆ）と入力信号ＳＡを
比較し、第２の電圧比較型コンパレータ（７ｂ） Ｆｉ
電圧発生回路（１２ｂ）の発生する基準電圧発生回路（
４）の３倍の電圧（３ｖＲよ）と入力信号ＳＡヲ比較し
、第２の電圧比較型コンパレータは電圧発生回路（１２
ｃ）の発生する基準電圧発生回路（４）の２倍の電圧（
２ｖ）と入力信号ｓＡを比ＥＦ 較する。その結果４倍の電圧（４Ｖ□Ｆ）、３倍の電圧
（３ｖＲオ）、２倍の電圧（２ｖ□Ｆ）がともに入力信
号ＳＡより高いと判定すれば、第２の電圧比較型コンパ
レータ（７ａ ）（７ｂ）（７ｃ ）は°Ｈ’ｌ／ベル
となる。デコーダ回路（８）は上記第２の電圧比較型コ
ンパレータ（７ａＸ７ｂ）（７ｃ）の信号を入力し。
ａ）は電圧発生回路（１２ａ）の発生する基準電圧発生
回路（４）の４倍の電圧（４Ｖ□Ｆ）と入力信号ＳＡを
比較し、第２の電圧比較型コンパレータ（７ｂ） Ｆｉ
電圧発生回路（１２ｂ）の発生する基準電圧発生回路（
４）の３倍の電圧（３ｖＲよ）と入力信号ＳＡヲ比較し
、第２の電圧比較型コンパレータは電圧発生回路（１２
ｃ）の発生する基準電圧発生回路（４）の２倍の電圧（
２ｖ）と入力信号ｓＡを比ＥＦ 較する。その結果４倍の電圧（４Ｖ□Ｆ）、３倍の電圧
（３ｖＲオ）、２倍の電圧（２ｖ□Ｆ）がともに入力信
号ＳＡより高いと判定すれば、第２の電圧比較型コンパ
レータ（７ａ ）（７ｂ）（７ｃ ）は°Ｈ’ｌ／ベル
となる。デコーダ回路（８）は上記第２の電圧比較型コ
ンパレータ（７ａＸ７ｂ）（７ｃ）の信号を入力し。
Ｄ、＠号にてスイッチ回路（９ａ）をオン状態とする。
上記スイッチ回路（９ａ）がオンとなることにより・加
算回路０Ｉヘオフセツト電圧として４倍の電圧（４ｖＲ
ｇＦ）を出力する。
算回路０Ｉヘオフセツト電圧として４倍の電圧（４ｖＲ
ｇＦ）を出力する。
さらζこ、デコーダ回路（８）の出力を分岐してＤ信号
音入力するエンコーダ回路ｄυは、Ａ／Ｄ！換の上位２
ビットＤｂヲ発生する。また、オフセット電圧を入力さ
れた従来回路は４倍の電圧（４ｖＲＥＦ）ヲリファレン
スレベルとして人カ信号ＳＡ’ｉＡ／Ｄ変換しその結果
Ａ ／ ［）変換値Ｄ を得る。したがって、従来のＡ
／ ｎ変換値Ｄ に上位２ビツトＤｂ金付加すること
により従来回路に対し４倍の計測範囲金有したＡ ／
Ｄ変換が可能となる。
音入力するエンコーダ回路ｄυは、Ａ／Ｄ！換の上位２
ビットＤｂヲ発生する。また、オフセット電圧を入力さ
れた従来回路は４倍の電圧（４ｖＲＥＦ）ヲリファレン
スレベルとして人カ信号ＳＡ’ｉＡ／Ｄ変換しその結果
Ａ ／ ［）変換値Ｄ を得る。したがって、従来のＡ
／ ｎ変換値Ｄ に上位２ビツトＤｂ金付加すること
により従来回路に対し４倍の計測範囲金有したＡ ／
Ｄ変換が可能となる。
同様にして入力信号ＳＡが４倍の電圧（４■ＲＲＦ）よ
り低く３倍の電圧（３ｖＲｆｉ、Ｆ）より高いと判定し
た場合、上記デコーダ回路（８）はＤ２２倍全出方して
上記スイッチ回路（９ｂ）をオン状態とし、上記加算回
路（ＩＩヘオフセッ）［圧として３倍の電圧（３ｖＲＥ
Ｆ）ｔ−供給しＡ／Ｄ変換が行なわれる。入力信号ＳＡ
が３倍の電圧より低く２倍の電圧（２ｖ□２）より高い
と判定した場合上記デコーダ回路（８１ｉＤ３信号を出
力して上記スイッチ回路（９ｃ）をオン状態とし上記加
算回路ａＩ３へオフセット電圧として２倍の電圧（２Ｖ
ＲＥＦ）を供給しＡ ／ Ｄ変換が行なわれる。入力信
号ＳＡが２倍の電圧（２ｖ□Ｆ）より低いと判定した場
合、上記スイッチ回路（９ａ）（９ｂ）（９Ｃ）は全て
オフ状態となり上記加算回路αｌヘオフセット電圧全供
給しない。このため、従来回路Ｉこよる動作が行なわれ
る。
り低く３倍の電圧（３ｖＲｆｉ、Ｆ）より高いと判定し
た場合、上記デコーダ回路（８）はＤ２２倍全出方して
上記スイッチ回路（９ｂ）をオン状態とし、上記加算回
路（ＩＩヘオフセッ）［圧として３倍の電圧（３ｖＲＥ
Ｆ）ｔ−供給しＡ／Ｄ変換が行なわれる。入力信号ＳＡ
が３倍の電圧より低く２倍の電圧（２ｖ□２）より高い
と判定した場合上記デコーダ回路（８１ｉＤ３信号を出
力して上記スイッチ回路（９ｃ）をオン状態とし上記加
算回路ａＩ３へオフセット電圧として２倍の電圧（２Ｖ
ＲＥＦ）を供給しＡ ／ Ｄ変換が行なわれる。入力信
号ＳＡが２倍の電圧（２ｖ□Ｆ）より低いと判定した場
合、上記スイッチ回路（９ａ）（９ｂ）（９Ｃ）は全て
オフ状態となり上記加算回路αｌヘオフセット電圧全供
給しない。このため、従来回路Ｉこよる動作が行なわれ
る。
以上のようにこの発明によれば、第２の電圧比較型コン
パレータにより上位２ビツトの電圧判定が行なわれその
結果、スイッチ回路を経由してオフセット電圧が加算回
路へ供給された状態でＡ ／ Ｄ変換が実施できるため
計測精度全低下させることなく従来のＡ ／ Ｄ変換装
置に比べ４倍の「１σＩＩＩ範囲金得ることができる。
パレータにより上位２ビツトの電圧判定が行なわれその
結果、スイッチ回路を経由してオフセット電圧が加算回
路へ供給された状態でＡ ／ Ｄ変換が実施できるため
計測精度全低下させることなく従来のＡ ／ Ｄ変換装
置に比べ４倍の「１σＩＩＩ範囲金得ることができる。
第１図はこの発明の一実施例を示す回路の構成図、第２
図は従来の回路構成図である。 図において、１１）はバッファ回路、（２）は第１０電
圧比較型コンパレータ、（３）は逐次比較レジスタ。 （４）は基準電圧発生回路、（５）はＤ ／ Ａ変換器
、（６）はタイミング回路、（７）は第２の電圧比較型
コンパレータ、（８）はデコーダ回路、（９）はスイッ
チ回路、Ｑｌは加ｊ′ｆ回路、ＩＩυはエンコーダ、Ｑ
２は電圧発生回路。 ＳＡ？′ｉ被「１測仏号＋ Ｄａ、Ｄｂｔｄ Ａ／Ｄ変
換値である。 なお２図中同一符号は同一または相当部分金示す。
図は従来の回路構成図である。 図において、１１）はバッファ回路、（２）は第１０電
圧比較型コンパレータ、（３）は逐次比較レジスタ。 （４）は基準電圧発生回路、（５）はＤ ／ Ａ変換器
、（６）はタイミング回路、（７）は第２の電圧比較型
コンパレータ、（８）はデコーダ回路、（９）はスイッ
チ回路、Ｑｌは加ｊ′ｆ回路、ＩＩυはエンコーダ、Ｑ
２は電圧発生回路。 ＳＡ？′ｉ被「１測仏号＋ Ｄａ、Ｄｂｔｄ Ａ／Ｄ変
換値である。 なお２図中同一符号は同一または相当部分金示す。
Claims (1)
- 外部より与えられるアナログ信号をインピーダンス変換
するバッファ回路と、上記バッファ回路の出力をＤ／Ａ
変換器出力電圧と電圧比較する第１の電圧比較型コンパ
レータと、上記第１の電圧比較型コンパレータの比較結
果を入力するとともほタイミング回路によつて動作速度
を制御される逐次比較レジスタと、上記逐次比較レジス
タの出力をアナログ電圧に変換するＤ／Ａ変換器と、上
記Ｄ／Ａ変換器に基準電圧を供給する基準電圧発生回路
とから構成されるＡ／Ｄ変換装置において、上記バッフ
ァ回路の出力電圧を基準電圧の２倍、３倍、４倍の基準
電圧のいずれかと比較する第２の電圧比較型コンパレー
タと、上記第２の電圧比較型コンパレータの比較結果を
入力するデコーダ回路と、上記デコーダ回路の出力によ
りスイッチをＯＮ／ＯＦＦするスイツチ回路と、上記ス
イッチ回路の制御により２倍、３倍、４倍の基準電圧の
いずれかを入力し、上記Ｄ／Ａ変換器出力電圧に加算し
その出力電圧を第１の電圧比較型コンパレータへ出力す
る加算回路と、上記デコーダ回路の出力をエンコーダに
よりエンコードしその結果をＡ／Ｄ変換結果と併用する
ことにより計測範囲の拡大を図つたことを特徴とするＡ
／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1363587A JPS63181530A (ja) | 1987-01-23 | 1987-01-23 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1363587A JPS63181530A (ja) | 1987-01-23 | 1987-01-23 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181530A true JPS63181530A (ja) | 1988-07-26 |
Family
ID=11838691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1363587A Pending JPS63181530A (ja) | 1987-01-23 | 1987-01-23 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334725A (ja) * | 1989-06-30 | 1991-02-14 | Nec Corp | アナログ・ディジタル変換器 |
-
1987
- 1987-01-23 JP JP1363587A patent/JPS63181530A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334725A (ja) * | 1989-06-30 | 1991-02-14 | Nec Corp | アナログ・ディジタル変換器 |
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