JPS6318835A - Ｍ系列符号発生装置 - Google Patents
Ｍ系列符号発生装置Info
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- JPS6318835A JPS6318835A JP61163088A JP16308886A JPS6318835A JP S6318835 A JPS6318835 A JP S6318835A JP 61163088 A JP61163088 A JP 61163088A JP 16308886 A JP16308886 A JP 16308886A JP S6318835 A JPS6318835 A JP S6318835A
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- 238000002360 preparation method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 2
- 101100202882 Homo sapiens SELENOO gene Proteins 0.000 description 1
- 102100022022 Protein adenylyltransferase SelO, mitochondrial Human genes 0.000 description 1
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はディジタルデータのＭ系列符号発生装置に関す
る。
る。
［発明の概要コ
本考案によるＭ系列符号発生装置は、
（１）帰還用入力端子（ＦＢＯ）
（２）初段ステアリングゲートへの入力端子（ＦＢＩ）
（３）最終段の排他的ＯＲゲートからの出力端子（ＣＡ
Ｓ） （４）マルチプレクサ回路からのスリースチー１〜出力
端子（ＦＢ２）、および （５）スリーステート出力マルチプレクサ回路の制御入
力端子（ＦＢＣＮＴ） を有し、カスケードに接続することが可能である。
Ｓ） （４）マルチプレクサ回路からのスリースチー１〜出力
端子（ＦＢ２）、および （５）スリーステート出力マルチプレクサ回路の制御入
力端子（ＦＢＣＮＴ） を有し、カスケードに接続することが可能である。
カスケード接続時に、とのＭ系列符号発生装置内のマル
チプレクサ回路の出力を帰還させるかを制御するフィー
ドバック制御信号（ＦＢＣＮＴ）をデータ入力とし、ス
トローブパルス（ＳＴＢ）をクロック入力とするフリッ
プフロップ回路を有し、また、このフリップフロップ回
路の出力をスリーステート出力のマルチプレクサ回路の
ｅｎａｂｌｅ入力とする。さらに （ｉ）フリップフロップの初期状態 （３ｉ）帰還状態 （ｉｉｉ）フリップフロップの最終段選択状態をラッチ
するためのラッチｅｎａｂｌｅパルス（ＬＥ）とチップ
セレクト（６ゑ）の２つの信号を入力とする論理積ゲー
ト（ＡＮＤＯ）と、この論理積ゲート（ＡＮＤＯ）の出
力を２つのセレクト信号（ＳＥＬＯ〜ｌ）によッテ、上
記（ｉ）〜（ｉｉｉ）（７）データをラッチするための
ラッチ回路へ分配するデマルチプレクサ回路を有する。
チプレクサ回路の出力を帰還させるかを制御するフィー
ドバック制御信号（ＦＢＣＮＴ）をデータ入力とし、ス
トローブパルス（ＳＴＢ）をクロック入力とするフリッ
プフロップ回路を有し、また、このフリップフロップ回
路の出力をスリーステート出力のマルチプレクサ回路の
ｅｎａｂｌｅ入力とする。さらに （ｉ）フリップフロップの初期状態 （３ｉ）帰還状態 （ｉｉｉ）フリップフロップの最終段選択状態をラッチ
するためのラッチｅｎａｂｌｅパルス（ＬＥ）とチップ
セレクト（６ゑ）の２つの信号を入力とする論理積ゲー
ト（ＡＮＤＯ）と、この論理積ゲート（ＡＮＤＯ）の出
力を２つのセレクト信号（ＳＥＬＯ〜ｌ）によッテ、上
記（ｉ）〜（ｉｉｉ）（７）データをラッチするための
ラッチ回路へ分配するデマルチプレクサ回路を有する。
［従来の技術］
従来方式としては、例えば水出願人によって昭和６０年
６月５日付けで出願された特願昭６０−１２２０７１号
に記載されているようなＭ系列符号発生装置（以下本明
細書においては符号発生装置と略称する）がある。
６月５日付けで出願された特願昭６０−１２２０７１号
に記載されているようなＭ系列符号発生装置（以下本明
細書においては符号発生装置と略称する）がある。
［発明が解決しようとする問題点］
しかしながら、上記特願に記載されている装置はＩＣ化
を考慮した構成になっていない。すなわち、符号発生装
置の１Ｃ化を考慮した場合は、符号発生装置内のブリッ
プフロップの段数は有限としなければならず、このよう
な状態でも長時間の符号生成を可能とするためには、装
置間のカスケード接続が可能となる構成にしておくこと
が望ましい。
を考慮した構成になっていない。すなわち、符号発生装
置の１Ｃ化を考慮した場合は、符号発生装置内のブリッ
プフロップの段数は有限としなければならず、このよう
な状態でも長時間の符号生成を可能とするためには、装
置間のカスケード接続が可能となる構成にしておくこと
が望ましい。
本発明の目的は、上記汎用性のあるＩＣを実現するため
に、符号発生装置相互のカスケード接続を可能とするＭ
系列符号発生装置を提供することである。
に、符号発生装置相互のカスケード接続を可能とするＭ
系列符号発生装置を提供することである。
［問題点を解決するための手段］
上記目的を達成するために、本発明はストローブパルス
により、入力信号がゲート制御されるステアリングゲー
トと、そのステアリングゲートに接続され、クロック信
号の立ち上がりエツジで信号を出力するフリップフロッ
プ回路とから成る、直列に接続された複数個の回路と、
上記フリップフロップの出力と半加算される信号を出力
するＡＮＤゲートと、上記ストローブパルスにより制御
され、上記ＡＮＤゲート入力の一方ヘゲー１−制御情報
を与える第２のラッチ手段と、上記フリップフロップ各
々の出力が入力される、スリーステート出力を具備する
マルチプレクサ回路と、上記ストローブパルスにより制
御され、上記マルチプレクサ回路に対して、上記フリッ
プフロップの最終段の選択情報を与える第４のラッチ手
段とを有するＭ系列符号発生装置であって、次の（ｉ）
〜（ｎｉ）のデータ （ｉ）各フリップフロップの初期状態 （ｉｉ）帰還状態 （■）フリップフロップの最終段選択状態をそれぞれ第
１．第３．第５のラッチ手段ヘラッチするためのラッチ
ａｎａｂｌｅパルスとＭ系列符号発生装置のチップセレ
クトの２つの信号を入力とするＡＮＤゲートと、そのＡ
ＮＤゲートの出力を入力とし、その出力光が２つの制御
信号によって制御されるデマルチプレクサ回路と、上記
デマルチプレクサ回路の出力により制御され、上記（ｉ
）のデータを保持し、上記ステアリングゲート各々の一
方の入力に出力する第１のラッチ手段と、上記デマルチ
プレクサ回路の出力により制御され、上記（ｉ）のデー
タを保持し、上記第２のラッチ手段に出力する第３のラ
ッチ手段と、上記デマルチプレクサ回路の出力により制
御され、上記（ｉ）のデータを保持し、上記第４のラッ
チ手段に出力する第５のラッチ手段とを備え、更には上
記マルチプレクサ回路の帰還出力部と、上記ＡＮＤゲー
ト各々の他方の信号入力部と、上記ステアリングゲート
初段の他方への信号入力部と、上記最終段のＡＮＤゲー
ト出力と、最終段のフリッププロップ出力を半加算して
得られる信号の出力部とカスケード接続時に、どのＭ系
列符号発生装置内の上記マルチプレクサ回路の出力をｅ
ｎａｂｌｅにするかを制御するための信号入力部と、上
記マルチプレクサ回路のｅｎａｂｌｅ制御信号を、上記
ストローブパルスをトリガとして、上記マルチプレクサ
回路のｅｎａｂｌｅ入力に出力する第６のラッチ手段を
有することを要旨とする。
により、入力信号がゲート制御されるステアリングゲー
トと、そのステアリングゲートに接続され、クロック信
号の立ち上がりエツジで信号を出力するフリップフロッ
プ回路とから成る、直列に接続された複数個の回路と、
上記フリップフロップの出力と半加算される信号を出力
するＡＮＤゲートと、上記ストローブパルスにより制御
され、上記ＡＮＤゲート入力の一方ヘゲー１−制御情報
を与える第２のラッチ手段と、上記フリップフロップ各
々の出力が入力される、スリーステート出力を具備する
マルチプレクサ回路と、上記ストローブパルスにより制
御され、上記マルチプレクサ回路に対して、上記フリッ
プフロップの最終段の選択情報を与える第４のラッチ手
段とを有するＭ系列符号発生装置であって、次の（ｉ）
〜（ｎｉ）のデータ （ｉ）各フリップフロップの初期状態 （ｉｉ）帰還状態 （■）フリップフロップの最終段選択状態をそれぞれ第
１．第３．第５のラッチ手段ヘラッチするためのラッチ
ａｎａｂｌｅパルスとＭ系列符号発生装置のチップセレ
クトの２つの信号を入力とするＡＮＤゲートと、そのＡ
ＮＤゲートの出力を入力とし、その出力光が２つの制御
信号によって制御されるデマルチプレクサ回路と、上記
デマルチプレクサ回路の出力により制御され、上記（ｉ
）のデータを保持し、上記ステアリングゲート各々の一
方の入力に出力する第１のラッチ手段と、上記デマルチ
プレクサ回路の出力により制御され、上記（ｉ）のデー
タを保持し、上記第２のラッチ手段に出力する第３のラ
ッチ手段と、上記デマルチプレクサ回路の出力により制
御され、上記（ｉ）のデータを保持し、上記第４のラッ
チ手段に出力する第５のラッチ手段とを備え、更には上
記マルチプレクサ回路の帰還出力部と、上記ＡＮＤゲー
ト各々の他方の信号入力部と、上記ステアリングゲート
初段の他方への信号入力部と、上記最終段のＡＮＤゲー
ト出力と、最終段のフリッププロップ出力を半加算して
得られる信号の出力部とカスケード接続時に、どのＭ系
列符号発生装置内の上記マルチプレクサ回路の出力をｅ
ｎａｂｌｅにするかを制御するための信号入力部と、上
記マルチプレクサ回路のｅｎａｂｌｅ制御信号を、上記
ストローブパルスをトリガとして、上記マルチプレクサ
回路のｅｎａｂｌｅ入力に出力する第６のラッチ手段を
有することを要旨とする。
［作用コ
本発明によるＭ系列符号発生装置を２個カスケード接続
した例を第５図に示すが同様にして任意の個数のカスケ
ード接続が可能である。
した例を第５図に示すが同様にして任意の個数のカスケ
ード接続が可能である。
［発明の実施例コ
以下に１図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず本発明の
枠を越えることなしにいろいろな変形や改良があり得る
ことは勿論である。
一層詳細に説明するが、それらは例示に過ぎず本発明の
枠を越えることなしにいろいろな変形や改良があり得る
ことは勿論である。
第１図は本発明による符号発生装置の構成を示すブロッ
ク図で、図中、Ｇはステアリングゲート回路で、例えば
第２図に示すようなＮＡＮＤゲートを用いて構成するこ
とができる。第１図に示すような、符号発生装置の符号
発生に必要な初期情報には１次の（ｉ）〜（ｎｉ）があ
る。
ク図で、図中、Ｇはステアリングゲート回路で、例えば
第２図に示すようなＮＡＮＤゲートを用いて構成するこ
とができる。第１図に示すような、符号発生装置の符号
発生に必要な初期情報には１次の（ｉ）〜（ｎｉ）があ
る。
（ｉ）フリップフロップＳＲＩ〜ＳＲｎの初期状態
（ｉｉ）帰還状態
（ｉｉｉ）フリップフロップの最終段選択状態第１図中
、ＣＬＫは供給クロック、ＳＴＢは符号切換えストロー
ブ、Ｃ８はチップセレクト。
、ＣＬＫは供給クロック、ＳＴＢは符号切換えストロー
ブ、Ｃ８はチップセレクト。
ＬＥはラッチｅｎａｂｌｅ、 Ｄ Ａ Ｔ Ｏ−” ｎ
は上記（ｉ）〜（ｉｉｉ）のデータ、５ＥＬＯ〜１はデ
ータセレクトで例えば第１表のようにデータを選択する
。
は上記（ｉ）〜（ｉｉｉ）のデータ、５ＥＬＯ〜１はデ
ータセレクトで例えば第１表のようにデータを選択する
。
ＦＢＯ〜２．ＣＡＳはカスケード接続用入出力で。
ＦＢ２はスリーステート出力、ＰＮは符号出力を表す。
まず本発明の符号発生装置を単独で用いる場合の動作を
説明する。
説明する。
第 １ 表
単独で用いる場合の接続図を第４図に示す。第４図の回
路動作を、第３図に示すタイミングチャート及び第１図
中の記号を用いて説明する。
路動作を、第３図に示すタイミングチャート及び第１図
中の記号を用いて説明する。
いま、符号出力端子ＰＮから符号１が出力されているも
のとする。そして、ストローブパルスＳＴＢが入力され
ると次のような動作をする。
のとする。そして、ストローブパルスＳＴＢが入力され
ると次のような動作をする。
（ａ）ラッチ１の内容がステアリングゲートＧを通して
フリップフロップＳＲＩ〜ＳＲｎのデータ入力に設定さ
れる。このデータはクロックパルスＣＬＫの立ち上がり
エツジ（イ）により、フリップフロップＳＲＬ〜ＳＲｎ
の出力に現われる。
フリップフロップＳＲＩ〜ＳＲｎのデータ入力に設定さ
れる。このデータはクロックパルスＣＬＫの立ち上がり
エツジ（イ）により、フリップフロップＳＲＬ〜ＳＲｎ
の出力に現われる。
なお、ラッチ１の内容はフリップフロップＳＲＩ〜ＳＲ
ｎの初期状態である。
ｎの初期状態である。
（ｂ）ラッチ３の内容がラッチ２から出力され、ＦＢＯ
からの帰還入力信号をＡＮＤゲートＡＮＤ１〜Ａ Ｎ
Ｄ ｎを通してどの排他的ＯＲゲートに帰還させるかの
制御が行なわれ、また、ラッチの内容がラッチ４から出
力され、フィードバックコントロールＦＢＣＮＴ及びス
トローブパルスＳＴＢ入力により、ラッチ６がマルチプ
レクサをｅｎａｂｌｅ状態にすると、ラッチ４の出力値
に対応して選択されたフリップフロップＳＲＩ〜ＳＲｎ
の出力がＦＢ２より帰還信号として出力される。
からの帰還入力信号をＡＮＤゲートＡＮＤ１〜Ａ Ｎ
Ｄ ｎを通してどの排他的ＯＲゲートに帰還させるかの
制御が行なわれ、また、ラッチの内容がラッチ４から出
力され、フィードバックコントロールＦＢＣＮＴ及びス
トローブパルスＳＴＢ入力により、ラッチ６がマルチプ
レクサをｅｎａｂｌｅ状態にすると、ラッチ４の出力値
に対応して選択されたフリップフロップＳＲＩ〜ＳＲｎ
の出力がＦＢ２より帰還信号として出力される。
ただし、マルチプレクサはラッチ６の出力が”Ｌ ｈｐ
のときｅｎａｂｌｅ状態、７ト■”のときｄｉｓａｂｌ
ｅ状態とする。
のときｅｎａｂｌｅ状態、７ト■”のときｄｉｓａｂｌ
ｅ状態とする。
なお、ラッチ３の内容は帰還状態であり、ラッチ５の内
容はフリップフロップＳＲＩ〜ＳＲｎの最終段選択状態
である。
容はフリップフロップＳＲＩ〜ＳＲｎの最終段選択状態
である。
（ｃ）（ａ）及び（ｂ）の結果、（イ）以降のクロック
パルスＣＬＫにより新たな符号２が符号出力端子ＰＮよ
り出力される。
パルスＣＬＫにより新たな符号２が符号出力端子ＰＮよ
り出力される。
すなわち、符号１から符号２へ切り換わる。
（ｄ）一方、ストローブパルスＳＴＢはマイクロプロセ
ッサ等の外部制御回路への割込みパルスとしても用いら
れ、この割込みパルスをトリガとしてマイクロプロセッ
サ等の外部制御回路は、次に発生すべき符号３のための
準備を行なう。
ッサ等の外部制御回路への割込みパルスとしても用いら
れ、この割込みパルスをトリガとしてマイクロプロセッ
サ等の外部制御回路は、次に発生すべき符号３のための
準備を行なう。
すなわち、チップセレクトヒコには′″Ｌ １１が入力
されて、ラッチｅｎａｂｌｅパルスＬＥはＡＮＤゲー１
−、ＡＮＤＯを通して、デマルチプレクサに入力され、
デマルチプレクサの制御信号５ＥＬＯ〜１により対応す
るラッチ１，３，５を順次ｅｎａｂｌｅにする。
されて、ラッチｅｎａｂｌｅパルスＬＥはＡＮＤゲー１
−、ＡＮＤＯを通して、デマルチプレクサに入力され、
デマルチプレクサの制御信号５ＥＬＯ〜１により対応す
るラッチ１，３，５を順次ｅｎａｂｌｅにする。
そしてこの時、前記（ｉ）〜（ｍ）のデータＤ Ａ Ｔ
Ｏ” ｎもラッチ１，３．５へ順次ラッチされ、符号
３発生のための準備を終了する。
Ｏ” ｎもラッチ１，３．５へ順次ラッチされ、符号
３発生のための準備を終了する。
そして、再びストローブパルスＳＴＢが入力されると、
前記（ａ）〜（ｃ）の動作が繰り返され、（ハ）以降の
タロツクパルスＣＬＫによって、新たな符号３が符号出
力端子ＰＮより出力される。
前記（ａ）〜（ｃ）の動作が繰り返され、（ハ）以降の
タロツクパルスＣＬＫによって、新たな符号３が符号出
力端子ＰＮより出力される。
次に本発明の符号発生装置をカスケード接続で用いる場
合の動作を説明する。
合の動作を説明する。
例として、２個の符号発生装置をカスケード接続した第
５図の動作について説明する。第２に第４．５図中の端
子ａ＋ ｂ、Ｃ＋ ｄ、ｅと第１図中の信号名との対応
を示す。
５図の動作について説明する。第２に第４．５図中の端
子ａ＋ ｂ、Ｃ＋ ｄ、ｅと第１図中の信号名との対応
を示す。
カスケードで用いる場合には、単独で用いる場合の（ｄ
）で述べた符号発生のための準備をチップセレクトｄ１
を用いて、各々の符号発生装置に対して行なう。
）で述べた符号発生のための準備をチップセレクトｄ１
を用いて、各々の符号発生装置に対して行なう。
第 ２ 表
次に、フィードバックコントロールＦＢＣＮＴを用いて
、フリップフロップの最終段の存在する符号発生装置の
マルチプレクサをｅｎａｂｌｅ状態にして、ストローブ
パルスＳＴＢを２個の符号発生装置に入力することによ
り符号を発生させる。
、フリップフロップの最終段の存在する符号発生装置の
マルチプレクサをｅｎａｂｌｅ状態にして、ストローブ
パルスＳＴＢを２個の符号発生装置に入力することによ
り符号を発生させる。
ただし、マルチプレクサの出力はスリーステート出力と
する。フィードバックコントロールＦＢＣＮＴとアクセ
スされる符号発生装置との対応関係を第３表に示す。
する。フィードバックコントロールＦＢＣＮＴとアクセ
スされる符号発生装置との対応関係を第３表に示す。
第 ３ 表
なお、第５図に示す接続を３個以上の符号発生装置に対
して用いることも可能であり、より長い周期の符号を発
生させることが可能である。
して用いることも可能であり、より長い周期の符号を発
生させることが可能である。
応用としては、送信側からのＭ系列符号と当該受信側で
発生させたＭ系列符号との相関出力により、所望の情報
伝送を行ない、送信側及び受信側の両Ｍ系列符号の種類
及び位相を任意に変えられるような、Ｍ系列符号発生装
置を有するスペクトラム拡散通信方式がある。
発生させたＭ系列符号との相関出力により、所望の情報
伝送を行ない、送信側及び受信側の両Ｍ系列符号の種類
及び位相を任意に変えられるような、Ｍ系列符号発生装
置を有するスペクトラム拡散通信方式がある。
［発明の効果コ
以上説明した通り、本発明の１Ｍ系列符号発生装置を用
いて汎用性のあるＩＣを実現することが可能である。ま
た、Ｍ系列符号発生装置相互をカスケード接続すること
が可能であるので、より長い周期のＭ系列符号を発生さ
せることが可能である。
いて汎用性のあるＩＣを実現することが可能である。ま
た、Ｍ系列符号発生装置相互をカスケード接続すること
が可能であるので、より長い周期のＭ系列符号を発生さ
せることが可能である。
第１図は本発明による符号発生装置の構成を示すブロッ
ク図、第２図はステアリングゲート回路の構成の一例を
示す図、第３図は第１図に示す装置の動作を説明するた
めのタイミングチャート。 第４図は第１図に示す装置を単独で用いる場合の接続図
、第５図は第１図に示す装置をカスケードで用いる場合
の接続図である。 特許出願人 クラリオン株式会社単バフ−」いる
場冶、１１ｊ蔵図 第４図 〃グー１−’ ７：−Ａ Ｖｌろ場７合の涜がΣ第５図 手続補正書 昭和６２年５月２ 日
ク図、第２図はステアリングゲート回路の構成の一例を
示す図、第３図は第１図に示す装置の動作を説明するた
めのタイミングチャート。 第４図は第１図に示す装置を単独で用いる場合の接続図
、第５図は第１図に示す装置をカスケードで用いる場合
の接続図である。 特許出願人 クラリオン株式会社単バフ−」いる
場冶、１１ｊ蔵図 第４図 〃グー１−’ ７：−Ａ Ｖｌろ場７合の涜がΣ第５図 手続補正書 昭和６２年５月２ 日
Claims (3)
- （１） （ａ）ステアリングゲートに出力する第１のラッチ手段
、 （ｂ）フリップフロップの一方の入力に出力する第２及
び第４のラッチ手段、 （ｃ）上記ステアリングゲートと上記フリップフロップ
を一つの対として、カスケードに設けられた複数の対、 （ｄ）上記フリップフロップの各々の出力に加算信号を
出力するＡＮＤゲート、 （ｅ）上記各フリップフロップ出力が入力されるマルチ
プレクサ、および （ｆ）上記マルチプレクサを制御する第３および第５の
ラッチ手段、 を含むＭ系列符号発生装置において、 （ｇ）各フリップフロップの初期状態、帰還状態および
その最終段選択状態をそれぞれ上記第１、第３および第
５のラッチ手段へラッチするためのラッチｅｎａｂｌｅ
パルスとＭ系列符号発生装置のチップセレクトの２つの
信号を入力とするＡＮＤゲート、 （ｈ）上記ＡＮＤゲートの出力が入力され、２つの制御
信号に応答して上記第１、第３および第５のラッチ手段
を選択的に出力によって制御し、第３及び第５のラッチ
手段から第２及び第４のラッチ手段に出力するためのデ
マルチプレクサ回路を備えたことを特徴とするＭ系列符
号発生装置。 - （２） （ａ）ステアリングゲートに出力する第１のラッチ手段
、 （ｂ）フリップフロップの一方の入力に出力する第２及
び第４のラッチ手段、 （ｃ）上記ステアリングゲートと上記フリップフロップ
を一つの対として、カスケードに設けられた複数の対、 （ｄ）上記フリップフロップの各々の出力に加算信号を
出力するＡＮＤゲート、 （ｅ）上記各フリップフロップ出力が入力されかつスリ
ステート出力を具備するマルチプレクサ回路、および （ｆ）上記マルチプレクサを制御する第３および第５の
ラッチ手段、 を含むＭ系列符号発生装置において、 （ｇ）複数のＭ系列符号発生装置のカスケード接続時に
、どのＭ系列符号発生装置内の上記マルチプレクサ回路
の出力をｅｎａｂｌｅに制御するための制御信号の入力
部、 （ｈ）上記マルチプレクサ回路のｅｎａｂｌｅ制御信号
を、前記ステアリングゲートに供給されるストローブパ
ルスをトリガーとして上記マルチプレクサ回路のｅｎａ
ｂｌｅ入力に出力する第６のラッチ手段。 （ｉ）前記各アンドゲートへの入力端子、 （ｊ）初段のステアリングゲートへの入力端子及び、 （ｋ）最終段のアンドゲート出力と最終段のフリップフ
ロップの出力とを、半加算して得られる信号が出力され
るカスケード接続用出力端子、を備えたことを特徴とす
るＭ系列符号発生装置。 - （３） （ａ）ステアリングゲートに出力する第１のラッチ手段
、 （ｂ）フリップフロップの一方の入力に出力する第２及
び第４のラッチ手段、 （ｃ）上記ステアリングゲートと上記フリップフロップ
を一つの対として、カスケードに設けられた複数の対、 （ｄ）上記フリップフロップの各々の出力に加算信号を
出力するＡＮＤゲート、 （ｅ）上記各フリップフロップ出力が入力されるマルチ
プレクサ、および （ｆ）上記マルチプレクサを制御する第３および第５の
ラッチ手段、 を含むＭ系列符号発生装置において、 （ｇ）各フリップフロップの初期状態、帰還状態および
その最終段選択状態をそれぞれ上記第１、第３および第
５のラッチ手段へラッチするためのラッチｅｎａｂｌｅ
パルスとＭ系列符号発生装置のチップセレクトの２つの
信号を入力とするＡＮＤゲート、 （ｈ）上記ＡＮＤゲートの出力が入力され、２つの制御
信号に応答して上記第１、第３および第５のラッチ手段
を選択的に出力によって制御し、第３及び第５のラッチ
手段から第２及び第４のラッチ手段に出力するためのデ
マルチプレクサ回路、（ｉ）複数のＭ系列符号発生装置
のカスケード接続時に、どのＭ系列符号発生装置内の上
記マルチプレクサ回路の出力をｅｎａｂｌｅに制御する
ための制御信号の入力部、 （ｊ）上記マルチプレクサ回路のｅｎａｂｌｅ制御信号
を、前記ステアリングゲートに供給されるストローブパ
ルスをトリガーとして上記マルチプレクサ回路のｅｎａ
ｂｌｅ入力に出力する第６のラッチ手段、（ｋ）前記各
アンドゲートへの入力端子、 （ｌ）初段のステアリングゲートへの入力端子及び、 （ｍ）最終段のアンドゲート出力と最終段のフリップフ
ロップの出力とを、半加算して得られる信号が出力され
るカスケード接続用出力端子、を備えたことを特徴とす
るＭ系列符号発生装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163088A JPH0748702B2 (ja) | 1986-07-11 | 1986-07-11 | Ｍ系列符号発生装置 |
| US07/070,491 US4864525A (en) | 1986-07-11 | 1987-07-07 | Maximum length shift register sequence generator |
| GB8716153A GB2193865B (en) | 1986-07-11 | 1987-07-09 | Maximum length shift register sequence generator |
| DE19873722907 DE3722907A1 (de) | 1986-07-11 | 1987-07-10 | Maximallaengen-schieberegister-folgegenerator |
| FR878709875A FR2601531B1 (fr) | 1986-07-11 | 1987-07-10 | Generateur de sequence de registre a decalage |
| GB9023053A GB2236934B (en) | 1986-07-11 | 1990-10-23 | Maximum length shift register sequence generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163088A JPH0748702B2 (ja) | 1986-07-11 | 1986-07-11 | Ｍ系列符号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6318835A true JPS6318835A (ja) | 1988-01-26 |
| JPH0748702B2 JPH0748702B2 (ja) | 1995-05-24 |
Family
ID=15766955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163088A Expired - Lifetime JPH0748702B2 (ja) | 1986-07-11 | 1986-07-11 | Ｍ系列符号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748702B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101813A (ja) * | 1988-10-11 | 1990-04-13 | Clarion Co Ltd | スペクトラム拡散通信装置 |
| JPH0389218U (ja) * | 1989-12-27 | 1991-09-11 | ||
| JPH04135333A (ja) * | 1990-09-27 | 1992-05-08 | Nec Corp | 音声秘話装置 |
| JP2006254435A (ja) * | 2005-03-10 | 2006-09-21 | Agilent Technol Inc | デジタルデータを伝送するシステムおよび方法 |
| JP2014175834A (ja) * | 2013-03-08 | 2014-09-22 | Mega Chips Corp | 線形フィードバックシフトレジスタおよびデータ処理装置 |
-
1986
- 1986-07-11 JP JP61163088A patent/JPH0748702B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101813A (ja) * | 1988-10-11 | 1990-04-13 | Clarion Co Ltd | スペクトラム拡散通信装置 |
| JPH0389218U (ja) * | 1989-12-27 | 1991-09-11 | ||
| JPH04135333A (ja) * | 1990-09-27 | 1992-05-08 | Nec Corp | 音声秘話装置 |
| JP2006254435A (ja) * | 2005-03-10 | 2006-09-21 | Agilent Technol Inc | デジタルデータを伝送するシステムおよび方法 |
| JP2014175834A (ja) * | 2013-03-08 | 2014-09-22 | Mega Chips Corp | 線形フィードバックシフトレジスタおよびデータ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748702B2 (ja) | 1995-05-24 |
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