JPS63193857A

JPS63193857A - サ−マルヘツド

Info

Publication number: JPS63193857A
Application number: JP62026620A
Authority: JP
Inventors: Takashi Sakai; 隆酒井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-02-06
Filing date: 1987-02-06
Publication date: 1988-08-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、絶縁基板に複数の抵抗体と配線パターンが配
設され、駆動用ＩＣが搭載されているサーマルヘッドに
関する。

〔従来の技術〕

第９図は従来例のサーマルヘッドの外観図、第１０図は
第９図の抵抗体部の平面図である。

′ａ膜成模プロセスとホトレジストプロセスをへて電極
配線部１２３、記録側グランド配線１２６゜信号端子配
線部１２７の各配線パターンと抵抗体列１２２が形成さ
れた絶縁基板１２１には駆動用ＩＣ１２４が搭載され、
ワイヤボンディング１２５によりＩＣ１２４と配線パタ
ーン部および配線パターン間が接続されている。このサ
ーマルヘッドでは第１０図に示すように抵抗体列１２２
の一方の配線電極１１９が共通になっており、また配線
は導体抵抗の小さい材料および幅の広い配線パターンを
用いている。

第１１図は第９図のサーマルヘッドの回路図である。

抵抗体Ｒ、Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６゜・・・、Ｒ
６１，Ｒ６２，Ｒ６３，Ｒ６４はそれぞれ１つの発熱ド
ツトを構成し、配線電橋１１９に一端が接続され、それ
ぞれドライバー回路Ｄ　　、Ｄ２．Ｄ３゜Ｄ　・Ｄ　・
Ｄ　・°°゛・Ｄ６１・Ｄ６２・Ｄ６３・Ｄ６４で駆動
される。画像のデータ入力信号１１４はクロック信号１
１７と同期してシフト・レジスター１１に転送され、デ
ータ出力信号１１８として次段に出力されるとともに直
列／並列データ変換がなされ、ラッチ回路１１５により
ラッチ回路１１２にラッチされる。そしてイネーブル信
号１１６によりゲート回路Ａ　〜△６４を介して選択的
にドライバー回路Ｄ１〜Ｄ６４が働き、所定の発熱ドツ
トに電力が印加される。

〔発明が解決しようとする問題点〕

この従来のサーマルヘッドでは、共通配線パターン１１
９に大電流が流れる。たとえばドツト密度８ドツト／Ｍ
、Ｂ４サイズ印字紙対応では１０〜２ＯＡとなり、発色
ｍ度特性を安定させるためには導体抵抗を２０ｍΩ程度
にする必要がある。

このため、共通配線パターン１１９の幅を５〜１０順程
度とし、導体形成のためにはＡｕ、　Ｃｕ、　Ａｇなど
比抵抗率の小さい材料をメッキ等で厚く形成するとか厚
膜印刷で補なうとかの処理が必要であった。このため、
絶縁基板１２１のサイズが大きくなり、導体形成のプロ
ヒスが複雑になる。また、第９図に示す外観図を見てわ
かるように、絶縁基板１２１の両側にも、共通配線１１
９を配置する必要・があるため、目的とする印字幅に相
当する寸法形状にした専用のマスクパターンが必要であ
るため、寸法変更に対する融通性がない。

〔問題点を解決するための手段〕

本発明のサーマルヘッドは、発熱時に１ドツト・を形成
する抵抗体単位につき、２抵抗体中位毎に配線パターン
が共通にされ、２つの抵抗体単位に、同時には発熱しな
いタイミングで電力が印加されるように駆動用ＩＣが構
成されている。

〔作用〕

奇数番目の抵抗体と偶数番目の抵抗体の発熱するタイミ
ングが重ならないため、電力印加用配線には従来の場合
より高々半分の電流が流れ込み、配線パターンは広くす
る必要がない。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のサーマルヘッドの一実施例の回路図、
第２図は第１図のサーマルヘッドの外観図、第３図は第
１図の実施例に用いた駆動用ＩＣのブロック図、第４図
は第３図の駆動用ＩＣの平面図、第５図は第１図および
第３図の回路の動作を説明するタイミング図、第６図は
第１図の実施例の＠　ＦＪ素子基板と駆動用ＩＣとの接
続を示す平面図、第７図は第１図の実施例の抵抗体部の
平面図である。

抵抗体Ｒ１ａとＲ１ｂ’　　Ｒ２ａとＲ２６，Ｒ３８と
Ｒ３，。

Ｒ４ａとＲ４ｂ・Ｒ５ａとＲ５ｂ・Ｒ６ａとＲ６ｂ−”
’−１（とＲ、ＲとＲ、Ｒと６１ａ　　　６１ｂ　　　６２ａ　　　Ｇ２ｂ　　　６
３ａＲ、ＲとＲはそれぞれ１つの発熱ドロ３ｂ　　　６４ａ　　　Ｇ４ｂットを構成している。そして抵抗体Ｒ、Ｒａ１ｂｌとＲ、Ｒは配線パターン３２を共通にしてい２ａ　　　
２ｂる。他の抵抗Ｒ，Ｒ，！＝Ｒ′、Ｒ・・・も同様３ａ　
　　３ｂ　　　４ａ　　　４ｂ・である。

画像データ入力信号１４はクロック信号１７と同期して
シフト・レジスター　１　ｋ二転送されてデータ出力信
号１８として次段に出力されるとともに直列／並列デー
タ変換がなされ、ラッチ信号１５によりラッチ回路１２
にラッチされる。そしてイネーブル信号１６１〜１６２
によりゲート回路Ａ１〜Ａ６４を介してドライバー回路
Ｄ１〜Ｄ６４が働き、所定の発熱ドツトに電力が印加さ
れる。なお、この時イネーブル信号１６１とイネーブル
信号１６２は、第５図のタイミング図で示すように、同
時にオン状態にならないようになっている。このため、
抵抗体Ｒ１ａ、１６．Ｒ２ａ、Ｒ２，に関して言えば、
共通の配線パターン３２には、低抗体Ｒ、ＲまたはＲ、
Ｒのいずれか一方の印ｌａ　　　１ｂ　　　　　２ａ　
　　２ｂ加電力の電流が流れる。

本実施例のサーマルヘッドでは、第２図に示すように絶
縁基板２１に薄膜成膜プロセスとホトレジストプロセス
をへて、配線パターン２３．２６゜２７と低抗体２２が
形成された素子基板には、駆動用ｌＧ２４が搭載され、
ワイアボンディング２５でＩＣ２４と配線パターンおよ
び配線パターン間が接続されている。なお、本図では表
わしていないが、ＩＣに保護用樹脂コーティングをし、
外部制り０用プリント板接続、放熱板カバー等の取り付
けをして、サーマルヘッドとした。また、この駆動用Ｉ
Ｃ２４では、第３図のブロック図で示すようにシフトレ
ジスタ１１の奇数番目と偶数番口のデータが別々に、す
なわちラッチ回路１２１゜１２２にラッチされてアンド
ゲート回路１３１゜１３２に出力されるドライバー回路
も奇数・偶数で分離されている。

この駆動用ＩＣ２４は、第４図にその平面図を示すよう
に６４ドツトドライバータイプとし偶数列と奇数列を対
抗する辺に形成され、第２図に示すように横向きに搭載
され、基板２１との接続は第６図に示すようになってい
る。抵抗体Ｒ１，。

Ｒｌｂにつながる配線３１は、上側の奇数列のドライバ
ー回路端子と接続され、抵抗体Ｒ、Ｒに２ａ　　　２ｂつながる配線３３は、下側の偶数列のドラバ−回路端子
に接続される。共通の配線３２は、電力印加用配線１９
にパターン接続されている。電力印加用配線１９は、電
流的には、高々（１／２）・１０分が流れ込むだけであ
り１幅広くする必要はない。

次に、本実施例では、抵抗体Ｒ、ＲとＲ。

１ａ　　　Ｉｂ　　　２ａＲ２ｂの発熱するタイミングは重ならないため、抵抗体
部のパターン図（第７図）に示すように、配線３１．３
２．３３は同じパターン幅で形成されている。したがっ
て、８ドツト／ＩｎＪＲの場合で配線ピッチは１２５趨
Ｘ２／３＝８３伽となり、パターン幅６０Ｊｕｎ、ギャ
ップ２３ｍとしたため薄膜サーマルヘッドとしては、従
来技術で実現できる寸法であった。

また、本実施例では、１つの駆ｖＪＩ　Ｃの搭載ピッチ
間隔で信号端子用配線２７と電力印加用配線２６を含ん
だ配線パターン接続が形成してあり、隣接の配線パター
ン単位とは、ワイアボンディング接続により、必要な信
号端子が接続されている。従って、機能単位としては、
基板の切断位置２８１．２８２を第２図に示すようにす
れば、配線パターン単位で任意の寸法にできる。従って
、元になる基板が８４サイズの場合、欠点のあるサーマ
ルヘッドは切断後Ａ４サイズ、Ｂ５サイズと変更ができ
る。

また、本実施例では、Ｂ４サイズサーマルヘッドの基板
寸法は１５ｓＸ２６０ｍとなり、従来の丈−マルヘッド
の基板寸法２６ｓＸ２７０ｍに比べて面積で５５％に小
さくなった。

第８図は本発明の他の実施例を示す抵抗体部の平面図で
ある。

本実施例は、抵抗体ＲとＲ２に共通する電極パターン３
２Ａと個別の電極パターン３１△。

３２Ａからなり、他の構成は、前記実施例と同様である
。本実施例では、抵抗体の形状が簡単となる利点がある
。

（発明の効果〕以上説明したように本発明は、発熱時に１ドツトを形成
する抵抗体単位につき、２抵抗体単位毎に配線パターン
を共通にすると同時に、２つの抵抗体単位を同時には発
熱しないタイミングで電力を印加することにより、以下
のような効果がある。

（１）従来技術を用いた薄膜成膜プロセスとホトレジス
トプロセスで肋膜素子基板を作成でき発色潤度特性を安
定化するために導体抵抗を手げる特別な処理が不要であ
り、薄膜素子基板の製造プロセスを簡略化できる。

（２）薄膜素子基板を配線パターン単位で任意の寸法に
切断できることにより、大ぎい寸法の９−マルヘッドの
一部欠陥品を切断して小ざいサーマルヘッドにすること
、および小さいサーマルヘッド用に新規のマスクパター
ンを必要としないなど、製造歩留りが向−ヒし、パター
ン作成コストが低減される。

（３）さらに、本発明のサーマルヘッドの素子基板は、
Ｂ４サイズ向けでは、従来技術の５５％の面積で実現で
き、小型化への効果も明らかである。

【図面の簡単な説明】

第１図は本発明サーマルヘッドの一実施例の回路図、第
２図は第１図のサーマルヘッドの外観図、第３図は第１
図の実施例に用いた駆動用ＩＣのブロック図、第４図は
第３図の駆動用ＩＣの平面図、第５図は第１図および第
３図の回路の動作を説明するタイミング図、第６図は第
１図の実施例の薄膜素子基板と駆動用ＩＣとの接続を示
す平面図、第７図は第１図の実施例の抵抗体部の平面図
、第８図は本発用の他の実施例の抵抗体部の平面図、第
９図１．１従来例のサーマルヘッドの構成図、第１０図
は第９図の抵抗体部の平面図、第１１図は第９図のサー
マルヘッドの回路図である。Ｒｌａ−Ｒｌｂ−Ｒ２ａ・Ｒ２ｂ°Ｒ３ａ・Ｒ３ｂ・Ｒ
４ａ・Ｒ・・・、ＲとＲ６４，・・・抵抗体、４ｂ・　
　　６４ａ１１・・・シフト・レジスタ、１２．１２＋　、１２２・・・ラッチ回路、１３．１３
１，１３２．Ａ　　、Ａ２　、・・・。Ａ６４・・アンドゲート回路、Ｄ　　、Ｄ　　、・・・、Ｄ　　　Ｄ　　・・・ドライ
バー回路、１　　　２　　　　　　　６３°　　　６４
１４・・・データ入力信号、１５・・・ラッチ信号、１６＋、１６２・・・イネーブル信号、１７・・・クロ
ック信号、１８・・・データ出力信号、１９・・・電力印加用配線、２１・・・絶縁基板、２２・・・抵抗体列、２３・・・電極配線部、２４・・・駆動用ＩＣベレット、２５・・・ボンディングワイヤ、２６・・・記録側グランド配線、２７・・・信号端子配線部、２８１．２８２・・・基板切…ｉ辺、３０．３１，３２，３３．３１Ａ、３２Ａ。３３Ａ・・・抵抗体電極配線、Ｇ・・・ｔＣベレットグランド部、１＋、Ｉ２・・・ＩＣベレット信号入力端子、０＋　、
０２・・・ＩＣペレット信号出力ｙＫｉ子。特許出願人　　日本電気株式会社＼２、　／第６図第７図第８図

Claims

【特許請求の範囲】１、絶縁基板に複数の抵抗体と配線パターンが配置され
、駆動用ＩＣが搭載されているサーマルヘッドにおいて
、発熱時に１ドットを形成する抵抗体単位につき、２抵抗
体単位毎に配線パターンが共通にされ、２つの抵抗体単
位に、同時には発熱しないタイミングで電力が印加され
るように駆動用ＩＣが構成されていることを特徴とする
サーマルヘッド。２、前記配線パターンは、１つの配線パターン単位が駆
動用ＩＣの搭載ピッチに形成されていると同時に、信号
端子用配線と電力印加用配線とを含むことで１つの動作
機能単位になっており、隣接の配線パターン単位とは縦
続接続が可能である特許請求の範囲第１項記載のサーマ
ルヘッド。