JPS63194352A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS63194352A JPS63194352A JP62026751A JP2675187A JPS63194352A JP S63194352 A JPS63194352 A JP S63194352A JP 62026751 A JP62026751 A JP 62026751A JP 2675187 A JP2675187 A JP 2675187A JP S63194352 A JPS63194352 A JP S63194352A
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- Japan
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- bipolar transistor
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- semiconductor device
- diffused
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- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims description 17
- 238000000926 separation method Methods 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 239000012535 impurity Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000010408 film Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、電子パラストのような負荷駆動回路に用いら
れる半導体装置およびその製造方法に関するものである
。
れる半導体装置およびその製造方法に関するものである
。
［背景技術１
従来、ｎｐｎ型あるいはｐｎｐ型のバイポーラトランジ
スタを制御回路部に用い、この制御回路部出力にてパワ
ー素子であるところの二重拡散型ＭＯＳＦＥＴをドライ
ブして負荷を駆動するようにした電子パラストのような
負荷ｗＡ動回路を構成する場合において、バイポーラト
ランジスタを用いている制御回路部を集積回路化したバ
イポーラチップと、二重拡散型ＭＯＳＦＥＴが構成され
たＭＯＳチップとを用いて形成しており、制御回路部お
よびバフ−素子を別々のチップで形成していたので、負
荷駆動回路の構成チップ数が多くなって、配線、組み立
てが面倒になるとともに、小型化ができない上、コスト
が高くなるという問題があった。
スタを制御回路部に用い、この制御回路部出力にてパワ
ー素子であるところの二重拡散型ＭＯＳＦＥＴをドライ
ブして負荷を駆動するようにした電子パラストのような
負荷ｗＡ動回路を構成する場合において、バイポーラト
ランジスタを用いている制御回路部を集積回路化したバ
イポーラチップと、二重拡散型ＭＯＳＦＥＴが構成され
たＭＯＳチップとを用いて形成しており、制御回路部お
よびバフ−素子を別々のチップで形成していたので、負
荷駆動回路の構成チップ数が多くなって、配線、組み立
てが面倒になるとともに、小型化ができない上、コスト
が高くなるという問題があった。
【発明の目的］
本発明は上記の点に鑑みて為されたものであり、その第
１の目的とするところは、負荷駆動回路を１チツプで構
成でき、配線、組み立てが容易で、小型化および低コス
ト化が図れる半導体装置を提供することにあり、第２の
目的とするところは製造工程を大幅に簡略化してコスト
を安（することができる半導体装置の製造方法を提供す
ることにある。
１の目的とするところは、負荷駆動回路を１チツプで構
成でき、配線、組み立てが容易で、小型化および低コス
ト化が図れる半導体装置を提供することにあり、第２の
目的とするところは製造工程を大幅に簡略化してコスト
を安（することができる半導体装置の製造方法を提供す
ることにある。
［発明の開示Ｊ
（構 成）
本発明に係る半導体装置は、ｎｐｎ型あるいはｐｎｐ型
のバイポーラトランジスタと二重拡散型ＭＯＳＦＥＴと
を分離層を界して同一チップ上に形成することにより、
バイポーラ型トランジスタおよび二重拡散型ＭＯＳＦＥ
Ｔを用いて形成される負荷駆動回路を１チツプで構成で
き、配線、組み立てが容易で、小型化および低コスト化
が図れるようにするものであり、また、本発明に係る半
導体装置の製造方法は、基板に分離層を形成し、該分離
層にて分離された一側にｎｐｎ型あるいはｐｎＤ型のバ
イポーラトランジスタを形成するとともに、他側に二重
拡散型ＭＯＳＦＥＴを形成して成る半導体装置の製造方
法において、バイポーラトランジスタのベース領域と、
二重拡散型ＭＯ３ＦＥＴの深い拡散層とを同一工程で形
成し、バイポーラトランジスタのエミγり領域およびコ
レクタ領域と、二重拡散型ＭＯＳＦＥＴのドレイン領域
とを同一工程で形成することにより、製造工程を大幅に
簡略化してコストを安くできるようにするものである。
のバイポーラトランジスタと二重拡散型ＭＯＳＦＥＴと
を分離層を界して同一チップ上に形成することにより、
バイポーラ型トランジスタおよび二重拡散型ＭＯＳＦＥ
Ｔを用いて形成される負荷駆動回路を１チツプで構成で
き、配線、組み立てが容易で、小型化および低コスト化
が図れるようにするものであり、また、本発明に係る半
導体装置の製造方法は、基板に分離層を形成し、該分離
層にて分離された一側にｎｐｎ型あるいはｐｎＤ型のバ
イポーラトランジスタを形成するとともに、他側に二重
拡散型ＭＯＳＦＥＴを形成して成る半導体装置の製造方
法において、バイポーラトランジスタのベース領域と、
二重拡散型ＭＯ３ＦＥＴの深い拡散層とを同一工程で形
成し、バイポーラトランジスタのエミγり領域およびコ
レクタ領域と、二重拡散型ＭＯＳＦＥＴのドレイン領域
とを同一工程で形成することにより、製造工程を大幅に
簡略化してコストを安くできるようにするものである。
（実施例）
第１図乃至第７図は本発明方法による半導体装置の製造
手順（ウェハプロセス）を示すものであり、以下製造手
順について図を用いて説明する。第１図および第２図は
、ｐ型のＳｉ基板１上にｎ型のエピタキシャル層２が形
成された基板３に、この基板３のエピタキシャルＮ２を
バイポーラトランジスタ形成部および二重拡散型ＭＯＳ
ＦＥＴ形成部に分離するためのｐ型分離層４を形成する
工程を示すもので、まず、基板３の表面を熱酸化して形
成された酸化膜５に７オトエツチングによって分離層形
成用の開口６を穿設し、この開口６からｐ型の不純物を
下層のｐ型Ｓｉ基板１まで゛拡散して分離ＮＩ４が形成
され、ｎ型のエピタキシャル層２がｐ型の分離層４によ
ってバイポーラトランジスタ形成部（左側部分）とＭＯ
ＳＦＥＴ形成部（右側部分）とに分離される６次に、酸
化膜５を７オトエツチングして第２図に示すように、バ
イポーラトランジスタのベース形成用の開ロアおよび二
重拡散型ＭＯＳＦＥＴの深い不純物拡散層形成用の開口
８を穿設し、両開口８，９からｐ型不純物を拡散して第
３図に示すようにバイポーラトランジスタのベース領域
９お上り二重拡散型ＭＯＳＦＥＴの深い不純物拡散Ｎ１
０を同一工程で形成する０次に、ソース領域形成用の開
口１１を７オトエツチングにより酸化ｇｓに穿設し、こ
の開口１１がらｎ型不純物を拡散してソース領域１２を
形成する。次に、ＭＳ５図に示すようにバイポーラトラ
ンジスタのエミッタ形成用の開口１３と、コレクタ形成
用の開口１４と、二重拡散型ＭＯＳＦＥＴのドレイン形
成用の開口１５とを酸化ｙＩＡ５に穿設し、これらの開
口１３，１４，１５からｎ型不純物を拡散してバイポー
ラトランジスタのエミッタ領域１６、コレクタ領域１７
お上り二重拡散型ＭＯ３ＦＥＴのドレイン領域１８を第
６図に示すように形成する。次に、エツチングによって
酸化膜５を総て除去し、新たに酸化Ｍ１９を形成する。
手順（ウェハプロセス）を示すものであり、以下製造手
順について図を用いて説明する。第１図および第２図は
、ｐ型のＳｉ基板１上にｎ型のエピタキシャル層２が形
成された基板３に、この基板３のエピタキシャルＮ２を
バイポーラトランジスタ形成部および二重拡散型ＭＯＳ
ＦＥＴ形成部に分離するためのｐ型分離層４を形成する
工程を示すもので、まず、基板３の表面を熱酸化して形
成された酸化膜５に７オトエツチングによって分離層形
成用の開口６を穿設し、この開口６からｐ型の不純物を
下層のｐ型Ｓｉ基板１まで゛拡散して分離ＮＩ４が形成
され、ｎ型のエピタキシャル層２がｐ型の分離層４によ
ってバイポーラトランジスタ形成部（左側部分）とＭＯ
ＳＦＥＴ形成部（右側部分）とに分離される６次に、酸
化膜５を７オトエツチングして第２図に示すように、バ
イポーラトランジスタのベース形成用の開ロアおよび二
重拡散型ＭＯＳＦＥＴの深い不純物拡散層形成用の開口
８を穿設し、両開口８，９からｐ型不純物を拡散して第
３図に示すようにバイポーラトランジスタのベース領域
９お上り二重拡散型ＭＯＳＦＥＴの深い不純物拡散Ｎ１
０を同一工程で形成する０次に、ソース領域形成用の開
口１１を７オトエツチングにより酸化ｇｓに穿設し、こ
の開口１１がらｎ型不純物を拡散してソース領域１２を
形成する。次に、ＭＳ５図に示すようにバイポーラトラ
ンジスタのエミッタ形成用の開口１３と、コレクタ形成
用の開口１４と、二重拡散型ＭＯＳＦＥＴのドレイン形
成用の開口１５とを酸化ｙＩＡ５に穿設し、これらの開
口１３，１４，１５からｎ型不純物を拡散してバイポー
ラトランジスタのエミッタ領域１６、コレクタ領域１７
お上り二重拡散型ＭＯ３ＦＥＴのドレイン領域１８を第
６図に示すように形成する。次に、エツチングによって
酸化膜５を総て除去し、新たに酸化Ｍ１９を形成する。
次に、全面に亘ってポリシリコン層を形成し、二重拡散
型ＭＯ３ＦＥＴのデート領域２０だけを残して他の部分
をエツチングにて除去する。次に、ＣＶＤ法などによっ
て全面に酸化膜２１を形成し、７オトエツチングによっ
て配線用の開口を形成し、第７図に示すように、この開
口からへ〇薄膜よりなる電極２２〜２７を取り出す、こ
こに、電極２２〜２４はバイポーラトランジスタのベー
ス電極、エミッタ電極、コレクタ電極であり、電極２５
〜２７は二重拡散型ＭＯＳＦＥＴのソース電極、デート
電極、ドレイン電極である。
型ＭＯ３ＦＥＴのデート領域２０だけを残して他の部分
をエツチングにて除去する。次に、ＣＶＤ法などによっ
て全面に酸化膜２１を形成し、７オトエツチングによっ
て配線用の開口を形成し、第７図に示すように、この開
口からへ〇薄膜よりなる電極２２〜２７を取り出す、こ
こに、電極２２〜２４はバイポーラトランジスタのベー
ス電極、エミッタ電極、コレクタ電極であり、電極２５
〜２７は二重拡散型ＭＯＳＦＥＴのソース電極、デート
電極、ドレイン電極である。
以上のように、本発明による半導体装置の製造方法にあ
っては、基板３のエピタキシャル層２を分離する分離層
４の両側にそれぞれ形成されるバイポーラトランジスタ
のベース領域９と、二重拡散型ＭＯＳＦＥＴの深い拡散
Ｎ１０とを同一工程で形成するとともに、バイポーラト
ランジスタのエミッタ領域１６お上びコレクタ領域１７
と、二重拡散型ＭＯＳＦＥＴのドレイン領域１８とを同
一工程で形成しているので、バイポーラトランジスタを
用いた回路と、二重拡散型ＭＯＳＦＥＴを用いた回路と
を同一チップ上に形成する場合における工程が大幅に簡
略化されることになり、コストを安くすることができる
ようになっている。また、このようにしてバイポーラト
ランジスタ（実施例ではｎｐｎ型）と二重拡散型ＭＯＳ
ＦＥＴとを分離ｉ４を界して同一チップ上に形成するこ
とによって得られた半導体装置を用いれば、バイポーラ
トランジスタおよび二重拡散型ＭＯ９ＦＥＴを用いて形
成される負荷駆動回路を１チツプで構成でき、２チツプ
構成となっていた従来例に比べて配縁、組み立てが容易
になるとともに、小型化および低コスト化が図れること
になる。
っては、基板３のエピタキシャル層２を分離する分離層
４の両側にそれぞれ形成されるバイポーラトランジスタ
のベース領域９と、二重拡散型ＭＯＳＦＥＴの深い拡散
Ｎ１０とを同一工程で形成するとともに、バイポーラト
ランジスタのエミッタ領域１６お上びコレクタ領域１７
と、二重拡散型ＭＯＳＦＥＴのドレイン領域１８とを同
一工程で形成しているので、バイポーラトランジスタを
用いた回路と、二重拡散型ＭＯＳＦＥＴを用いた回路と
を同一チップ上に形成する場合における工程が大幅に簡
略化されることになり、コストを安くすることができる
ようになっている。また、このようにしてバイポーラト
ランジスタ（実施例ではｎｐｎ型）と二重拡散型ＭＯＳ
ＦＥＴとを分離ｉ４を界して同一チップ上に形成するこ
とによって得られた半導体装置を用いれば、バイポーラ
トランジスタおよび二重拡散型ＭＯ９ＦＥＴを用いて形
成される負荷駆動回路を１チツプで構成でき、２チツプ
構成となっていた従来例に比べて配縁、組み立てが容易
になるとともに、小型化および低コスト化が図れること
になる。
［発明の効果］
上述のように本発明に係る半導体装置は、ｎｐｎ型ある
いはｐｎｐ型のバイポーラトランジスタと二重拡散型Ｍ
ＯＳＦＥＴとを分離層を界して同一チップ上に形成して
いるので、バイポーラトランジスタおよび二重拡散型Ｍ
ＯＳＦＥＴを用いて形成される負荷駆動回路を１チツプ
で構成でき、配線、組み立てが容易で、小型化および低
コスト化が図れるという効果がある。また、本発明に係
る半導体装置の＄１！方法は、基板に分離層を形成し、
該分離層に−で分離された一側にｎｐｎ型あるいはｐｎ
ｐ型のバイポーラトランジスタを形成するとともに、他
側に二重拡散型ＭＯＳＦＥＴを形成して成る半導体装置
の製造方法において、バイポーラトランジスタのベース
領域と、二重拡散型ＭＯＳＦＥＴの深い拡散層とを同一
工程で形成し、バイポーラトランジスタのエミッタ領域
お上びコレクタ領域と、二重拡散型ＭＯＳＦＥＴのドレ
イン領域とを同一工程で形成しているので、製造工程が
大幅に簡略化されることになり、コストを安くすること
ができるという効果がある。
いはｐｎｐ型のバイポーラトランジスタと二重拡散型Ｍ
ＯＳＦＥＴとを分離層を界して同一チップ上に形成して
いるので、バイポーラトランジスタおよび二重拡散型Ｍ
ＯＳＦＥＴを用いて形成される負荷駆動回路を１チツプ
で構成でき、配線、組み立てが容易で、小型化および低
コスト化が図れるという効果がある。また、本発明に係
る半導体装置の＄１！方法は、基板に分離層を形成し、
該分離層に−で分離された一側にｎｐｎ型あるいはｐｎ
ｐ型のバイポーラトランジスタを形成するとともに、他
側に二重拡散型ＭＯＳＦＥＴを形成して成る半導体装置
の製造方法において、バイポーラトランジスタのベース
領域と、二重拡散型ＭＯＳＦＥＴの深い拡散層とを同一
工程で形成し、バイポーラトランジスタのエミッタ領域
お上びコレクタ領域と、二重拡散型ＭＯＳＦＥＴのドレ
イン領域とを同一工程で形成しているので、製造工程が
大幅に簡略化されることになり、コストを安くすること
ができるという効果がある。
第１図乃至ＰＩＳ７図は本発明一実施例の製造手順を示
す断面図である。 ３は基板、４は分離層、９はベース領域、１０は深い不
純物層、１６はエミッタ領域、１７はコレクタ領域、１
８はドレイン領域である。 代理人 弁理士 石 １）艮 七 第５図
す断面図である。 ３は基板、４は分離層、９はベース領域、１０は深い不
純物層、１６はエミッタ領域、１７はコレクタ領域、１
８はドレイン領域である。 代理人 弁理士 石 １）艮 七 第５図
Claims (2)
- （１）ｎｐｎ型あるいはｐｎｐ型のバイポーラトランジ
スタと二重拡散型ＭＯＳＦＥＴとを分離層を界して同一
チップ上に形成したことを特徴とする半導体装置。 - （２）基板に分離層を形成し、該分離層にて分離された
一側にｎｐｎ型あるいはｐｎｐ型のバイポーラトランジ
スタを形成するとともに、他側に二重拡散型ＭＯＳＦＥ
Ｔを形成して成る半導体装置の製造方法において、バイ
ポーラトランジスタのベース領域と、二重拡散型ＭＯＳ
ＦＥＴの深い拡散層とを同一工程で形成し、バイポーラ
トランジスタのエミッタ領域およびコレクタ領域と、二
重拡散型ＭＯＳＦＥＴのドレイン領域とを同一工程で形
成したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026751A JPS63194352A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026751A JPS63194352A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63194352A true JPS63194352A (ja) | 1988-08-11 |
Family
ID=12201993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62026751A Pending JPS63194352A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63194352A (ja) |
-
1987
- 1987-02-06 JP JP62026751A patent/JPS63194352A/ja active Pending
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