JPS63196029A - 半導体チツプにマ−クを形成する方法 - Google Patents
半導体チツプにマ−クを形成する方法Info
- Publication number
- JPS63196029A JPS63196029A JP62027156A JP2715687A JPS63196029A JP S63196029 A JPS63196029 A JP S63196029A JP 62027156 A JP62027156 A JP 62027156A JP 2715687 A JP2715687 A JP 2715687A JP S63196029 A JPS63196029 A JP S63196029A
- Authority
- JP
- Japan
- Prior art keywords
- mark
- photomask
- pattern
- semiconductor chip
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体基板に同一の形状をもち、同一のピッチ
で形成する半導体チップ毎の判別を可能にするマークの
形成方法に関する。
で形成する半導体チップ毎の判別を可能にするマークの
形成方法に関する。
（従来の技術）
最近の半導体デバイスはＩＭビットＤ−ＲＡＭなどに代
表されるように高集積化ならびに高機能化が加速されて
おり、その歩留り向上にとって半導体チップ毎の技術的
な屏析情報は極めて重要な要素として浮び上っている。
表されるように高集積化ならびに高機能化が加速されて
おり、その歩留り向上にとって半導体チップ毎の技術的
な屏析情報は極めて重要な要素として浮び上っている。
従って、半導体チップが半導体ウェーハ（以後半導体基
板と記載する）に占める位置を確認する手段として、各
半導体チップに異なったマークを形成する手法が採用さ
れている。
板と記載する）に占める位置を確認する手段として、各
半導体チップに異なったマークを形成する手法が採用さ
れている。
その形成に当ってはマークに対応するパターンを備える
フォトマスクによって半導体チップにこのパターンを転
写する方法に頼っており、このフォトマスクを作成する
には必要なパターンを設けたレティクルを準備し、この
レティクルのパターンをフォトレジストを塗布したマス
クに順次縮小投影露光する方法を用いるのが通常である
。
フォトマスクによって半導体チップにこのパターンを転
写する方法に頼っており、このフォトマスクを作成する
には必要なパターンを設けたレティクルを準備し、この
レティクルのパターンをフォトレジストを塗布したマス
クに順次縮小投影露光する方法を用いるのが通常である
。
（発明が解決しようとする問題点）
このようなレティクルパターンをフォトレジストで被覆
されたマスクに縮小投影して露光するには機器としてス
テッパを利用する。しかし、半導体チップ毎に異なる表
示マーク用パターンを持つフォトマスクを作成するには
この異なったパターンを形成したレティクルをステッパ
ーでの工程回数全用意しなければならないので、フォト
マスク作成に要する工数増大によるコストアップを招く
不利は避けられない。
されたマスクに縮小投影して露光するには機器としてス
テッパを利用する。しかし、半導体チップ毎に異なる表
示マーク用パターンを持つフォトマスクを作成するには
この異なったパターンを形成したレティクルをステッパ
ーでの工程回数全用意しなければならないので、フォト
マスク作成に要する工数増大によるコストアップを招く
不利は避けられない。
本発明は上記欠点を除去する新規な半導体チップにマー
クを形成する方法を提供することを目的とするものであ
る。
クを形成する方法を提供することを目的とするものであ
る。
（問題点を解決するための手段）
本発明は２枚のフォトマスクを利用して半導体チップ毎
に異なるマークを形成するために、半導体チップのピッ
チと同じピッチで行と列方向にマーク領域指定パターン
を形成した第１のフォトマスクを準備し、第２のフォト
マスクとしては、互に異なる座標を配列したマークパタ
ーンをもち。
に異なるマークを形成するために、半導体チップのピッ
チと同じピッチで行と列方向にマーク領域指定パターン
を形成した第１のフォトマスクを準備し、第２のフォト
マスクとしては、互に異なる座標を配列したマークパタ
ーンをもち。
かつ各座標のうちの１つがこのマーク領域指定パターン
に重なり、更に半導体チップと異なるピッチで行と列方
向にこのマークパターンを形成する。
に重なり、更に半導体チップと異なるピッチで行と列方
向にこのマークパターンを形成する。
このマーク領域指定パターンとマークパターンの重なり
部分に対応するマークパターンの座標を半導体チップに
転写して夫々異なるマークを形成するものである。
部分に対応するマークパターンの座標を半導体チップに
転写して夫々異なるマークを形成するものである。
（作 用）
このように本発明方法によると、必要なフォトマスク作
成に要するレティクルは２枚で十分であり、半導体基板
における電気的特性分布調査、不良が析ならびに特性解
析を低コストで達成することが可能になる。又高集積化
ならびに高機能化した半導体デバイスの歩留り向上の一
助となり半導体デバイスのコストダウンを促進すること
にもなる。
成に要するレティクルは２枚で十分であり、半導体基板
における電気的特性分布調査、不良が析ならびに特性解
析を低コストで達成することが可能になる。又高集積化
ならびに高機能化した半導体デバイスの歩留り向上の一
助となり半導体デバイスのコストダウンを促進すること
にもなる。
（実施例）
第１図乃至第７図により本発明に係る実施例を詳細に説
明する。
明する。
前述のように半導体基板には整然と配列した半導体チッ
プを形成するが、このチップのピッチを縦横５０００μ
−と仮定する。
プを形成するが、このチップのピッチを縦横５０００μ
−と仮定する。
第２図に示すようにこの半導体基板１の表面に設ける二
酸化珪素層２にポジ型レジスト層３を被覆する。このレ
ジスト層３のパターニングには第３図に示す第１のフォ
トマスク４を使用し、フッ化アンモニウム（ＮＨ４Ｆ）
溶液により二酸化珪素層２を選択的に食刻して半導体基
板１を部分的に露出後、このフォトレジスト層３を除去
する。（第４図） この第１のフォトレジストは１００μｍ角のマーク領域
指定パターン５を形成するための開口を半導体チップの
ピッチ５ｏｏｏμ醜と同一のそれで設けたものである。
酸化珪素層２にポジ型レジスト層３を被覆する。このレ
ジスト層３のパターニングには第３図に示す第１のフォ
トマスク４を使用し、フッ化アンモニウム（ＮＨ４Ｆ）
溶液により二酸化珪素層２を選択的に食刻して半導体基
板１を部分的に露出後、このフォトレジスト層３を除去
する。（第４図） この第１のフォトレジストは１００μｍ角のマーク領域
指定パターン５を形成するための開口を半導体チップの
ピッチ５ｏｏｏμ醜と同一のそれで設けたものである。
次に第５図ａに第２のフォトマスク６を準備する。これ
は１００μ園角のマーク領域指定パターン５に重ねるこ
とができ、互に異なる座標を表わしたマークパターン７
を配列したパターン（第５図ｂ）を半導体チップのピッ
チより１００μ鳳少ない４９００μ論で設ける。
は１００μ園角のマーク領域指定パターン５に重ねるこ
とができ、互に異なる座標を表わしたマークパターン７
を配列したパターン（第５図ｂ）を半導体チップのピッ
チより１００μ鳳少ない４９００μ論で設ける。
次に第６図に示すように、第４図に示したマーク領域指
定パターン５・・・を備える半導体基板１に新たにポジ
型レジスト８を塗布後、第２のフォトマスク６を使用し
てパターニングを行う、（第７図） この図のうち斜線を施した部分は二酸化珪素層２に設け
た開口即ちマーク領域指定パターン５とパターンマーク
７が重なった部分を示している。
定パターン５・・・を備える半導体基板１に新たにポジ
型レジスト８を塗布後、第２のフォトマスク６を使用し
てパターニングを行う、（第７図） この図のうち斜線を施した部分は二酸化珪素層２に設け
た開口即ちマーク領域指定パターン５とパターンマーク
７が重なった部分を示している。
ところで、フォトレジストをマスクとして半導体基板を
食刻すると、マークパターンのうち斜線を施した部分の
座標がこの基板に転写され、第１図に示すように各半導
体チップ毎に異なるマーク即ち半導体基板における座標
を形成することができる。
食刻すると、マークパターンのうち斜線を施した部分の
座標がこの基板に転写され、第１図に示すように各半導
体チップ毎に異なるマーク即ち半導体基板における座標
を形成することができる。
このように本実施例では第１のフォトマスク４に設ける
マーク領域指定パターン５・・・と第２のフォトマスク
６に設けるマークパターン７の座標との重なり部分を半
導体チップに転写する方法を示したものであるが、この
ポジ型フォトレジスト層の孔あきパターンを利用する方
法に代えて、ネガ型フォトレジストの残しパターンを利
用する等種々の応用例が可能である。−例を示すと、半
導体基板にポジ型のフォトレジスト層を被覆し第２のフ
ォトマスクを利用してパターニングを施し１次に金属層
を全面に堆積してリフトオフ法を行う。
マーク領域指定パターン５・・・と第２のフォトマスク
６に設けるマークパターン７の座標との重なり部分を半
導体チップに転写する方法を示したものであるが、この
ポジ型フォトレジスト層の孔あきパターンを利用する方
法に代えて、ネガ型フォトレジストの残しパターンを利
用する等種々の応用例が可能である。−例を示すと、半
導体基板にポジ型のフォトレジスト層を被覆し第２のフ
ォトマスクを利用してパターニングを施し１次に金属層
を全面に堆積してリフトオフ法を行う。
この結果、第２のフォトマスクのパターンが転写され、
更にネガフォトレジストを被着して第１のフォトマスク
によってパターニングすると必要なマークはフォトレジ
ストで保護されるので、余分の金属層をイオンミーリン
グによって除去すると各チップ毎に異なるマークを形成
することができる。
更にネガフォトレジストを被着して第１のフォトマスク
によってパターニングすると必要なマークはフォトレジ
ストで保護されるので、余分の金属層をイオンミーリン
グによって除去すると各チップ毎に異なるマークを形成
することができる。
このように本発明では半導体基板における半導体チップ
の位置を示すマークを低コストで達成可能としたので、
高機能化及び高集積化した半導体デバイスの不良解析な
らびに特性解析を容易に実施でき、ひいては歩留り向上
をもたらすものである。
の位置を示すマークを低コストで達成可能としたので、
高機能化及び高集積化した半導体デバイスの不良解析な
らびに特性解析を容易に実施でき、ひいては歩留り向上
をもたらすものである。
第１図は本発明でマークを設けた半導体基板の上面図、
第２図、第４図及び第６図は本発明方法の工程を説明す
る断面図、第３図は第１のフォトマスクの上面図、第５
図ａは第２のフォトマスク上面図、第５図すは第５図ａ
の要部を拡大して示す上面図、第７図は第２のフォトマ
スクでパターニングした状態を示す上面図である。
第２図、第４図及び第６図は本発明方法の工程を説明す
る断面図、第３図は第１のフォトマスクの上面図、第５
図ａは第２のフォトマスク上面図、第５図すは第５図ａ
の要部を拡大して示す上面図、第７図は第２のフォトマ
スクでパターニングした状態を示す上面図である。
Claims (1)
- 規則正しく配列した半導体チップをもつ半導体基板を準
備する工程と、この半導体チップと同じピッチで行及び
列方向にマーク領域指定パターンを形成した第１のフォ
トマスクを準備する工程と、この行及び列のピッチと異
なるピッチで配列した互に異なる行ならびに列方向のマ
ークパターンを設ける第２のフォトマスクを準備する工
程と、この第１のフォトマスクのマーク領域指定パター
ンと、第２のフォトマスクのマークパターンの重なり部
分に対応する第２のフォトマスクのマークパターンの行
列要素を前記半導体チップに転写することにより、この
半導体チップ毎に異なるマークを形成することを特徴と
する半導体チップにマークを形成する方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027156A JPS63196029A (ja) | 1987-02-10 | 1987-02-10 | 半導体チツプにマ−クを形成する方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027156A JPS63196029A (ja) | 1987-02-10 | 1987-02-10 | 半導体チツプにマ−クを形成する方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63196029A true JPS63196029A (ja) | 1988-08-15 |
Family
ID=12213191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62027156A Pending JPS63196029A (ja) | 1987-02-10 | 1987-02-10 | 半導体チツプにマ−クを形成する方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63196029A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5580829A (en) * | 1994-09-30 | 1996-12-03 | Motorola, Inc. | Method for minimizing unwanted metallization in periphery die on a multi-site wafer |
-
1987
- 1987-02-10 JP JP62027156A patent/JPS63196029A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5580829A (en) * | 1994-09-30 | 1996-12-03 | Motorola, Inc. | Method for minimizing unwanted metallization in periphery die on a multi-site wafer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0061536A1 (en) | Method of manufacturing a semiconductor device having improved alignment marks and alignment marks for said method | |
| JPH10213895A (ja) | レチクルの合わせ測定用マーク | |
| US6828071B2 (en) | Method of aligning a wafer and masks | |
| US6027859A (en) | Semiconductor substrate having extended scribe line test structure and method of fabrication thereof | |
| JPS5968928A (ja) | 半導体装置の製造方法 | |
| JPS63196029A (ja) | 半導体チツプにマ−クを形成する方法 | |
| JP2004086097A (ja) | 半導体装置用フォトマスク及びフォトマスクを用いた半導体装置の製造方法 | |
| JPH0215612A (ja) | 半導体装置の認識符号形成方法 | |
| JPH10213896A (ja) | レチクル | |
| JPS62235952A (ja) | 半導体装置用マスク | |
| JPH0276214A (ja) | ホトリソグラフィー工程におけるガラスマスク | |
| KR100567061B1 (ko) | Ｘ/ｙ 방향간 단차 최소화용 멀티 버어니어의 제조방법 | |
| JPS5835538A (ja) | パタ−ンマスクの作製方法 | |
| US6775920B2 (en) | Method of fabricating semiconductor device comprising superposition inspection step | |
| JPS62229923A (ja) | 半導体チツプにマ−クを形成する方法 | |
| JPS5839015A (ja) | 半導体装置の製造方法 | |
| JPH0766113A (ja) | レチクル及び位置合わせ用バーニアの形成方法 | |
| JPS6239814B2 (ja) | ||
| JPS62271427A (ja) | マスク位置合わせ方法 | |
| JPH0466346B2 (ja) | ||
| JPS6235101B2 (ja) | ||
| KR100299520B1 (ko) | 반도체 소자의 레티클 및 이를 이용한 마스크 공정 | |
| JPS62193249A (ja) | 半導体装置の製造方法 | |
| JPH01149435A (ja) | 半導体装置の製造方法 | |
| JPS60224224A (ja) | マスクアライメント方法 |