JPS63200521A - 半導体ウエ−ハ - Google Patents
半導体ウエ−ハInfo
- Publication number
- JPS63200521A JPS63200521A JP3395287A JP3395287A JPS63200521A JP S63200521 A JPS63200521 A JP S63200521A JP 3395287 A JP3395287 A JP 3395287A JP 3395287 A JP3395287 A JP 3395287A JP S63200521 A JPS63200521 A JP S63200521A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- chips
- semiconductor
- area
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数種類の寸法をもった半導体チップをその中
に有する半導体ウェーハに関する。
に有する半導体ウェーハに関する。
第３図は、従来技術における複数種類の寸法を持つ九半
導体チップをその中に有する半導体つ・エーハの一例を
示す平面図である。第３図において、半導体ウェーハ２
１は、縦横に引かれた多数の分割線によシ正方形の半導
体チップ２ａと、チップ２８ｔ−２個並べた長方形のチ
ップ２ｂとの多数に区画されている。そして、これらチ
ップはウェーハ面一様に、交互の縦列に配置されている
。
導体チップをその中に有する半導体つ・エーハの一例を
示す平面図である。第３図において、半導体ウェーハ２
１は、縦横に引かれた多数の分割線によシ正方形の半導
体チップ２ａと、チップ２８ｔ−２個並べた長方形のチ
ップ２ｂとの多数に区画されている。そして、これらチ
ップはウェーハ面一様に、交互の縦列に配置されている
。
上述した従来技術における複数種類の寸法をもった半導
体チップをその中に有する半導体ウェーハにおいて、半
導体チップ寸法の増大に伴い、ウェーハ同辺部に未使用
部分の面積が大きくなる欠点がある。また、ウェーハピ
ンセットなどでウェーハ周辺部の半導体チップを傷付け
た場合、半導体チップ寸法の増大に伴い相対的に一つの
傷により損害を受けるウェーハの面積が大きくなる欠点
がある。
体チップをその中に有する半導体ウェーハにおいて、半
導体チップ寸法の増大に伴い、ウェーハ同辺部に未使用
部分の面積が大きくなる欠点がある。また、ウェーハピ
ンセットなどでウェーハ周辺部の半導体チップを傷付け
た場合、半導体チップ寸法の増大に伴い相対的に一つの
傷により損害を受けるウェーハの面積が大きくなる欠点
がある。
上記問題点に対し本発明の半導体ウエーノ１は、縦横に
引かれた分割線に↓シ区画された複数種類寸法の多数の
半導体テ・ツブを含み、ウエノ・の中心部に寸法の大き
い半導体テップ、ウエノ・の周辺部に前記半導体チップ
よ、り寸法の小さい半導体チップを配置している。
引かれた分割線に↓シ区画された複数種類寸法の多数の
半導体テ・ツブを含み、ウエノ・の中心部に寸法の大き
い半導体テップ、ウエノ・の周辺部に前記半導体チップ
よ、り寸法の小さい半導体チップを配置している。
以下図面を参照しで、本発明を説明する。
第１図は本発明の一実施例の平面図である。第１図にお
いて、１は半導体ウェーハ、２ａは、縦横に引かれた多
数の分割線によ多区画された多数のチップのうち、正方
形の小面積のチップである。
いて、１は半導体ウェーハ、２ａは、縦横に引かれた多
数の分割線によ多区画された多数のチップのうち、正方
形の小面積のチップである。
チップ２ｂは長方形で、その面積が牛導体チ・ツブ２ａ
の面積の２倍のものである。ウェーハｌの中心部に半導
体チップ２ｂ、ウェーハ１の周辺部に半導体チップ２ａ
’ｋｉｔ＜ことにより、ウエーノ１面積の有効利用をは
かっている。第３図の従来例と比較すると、同じ大きさ
のウェーハに、第３の場合、半導体チップ２ａは６４個
、２ｂは３２個、第１図の場合、半導体チップ２ａは５
６個、２ｂは４４個含まれている。この２者の有効利用
面積を比較すると、小形のチップ２ａに換算して、第１
図は１４４個、第３図は１２８個であるから、その差１
６個だけ多くのチップ２ａが、本発明のウェーハから採
取できることになる。この効果は、半導体チップ２ａと
２ｂの面積比が大きい程、顕著になる。また、友とえは
ウェーハピンセットなどでウェーハ周辺部に１箇所傷付
けた場合、第１図の場合だと、小形の半導体チップ２ａ
の面積が損害を受けるが、第３図の場合、第１図の場合
の２倍の面積が損害を受けるので、本発明により損害が
小さくなる。
の面積の２倍のものである。ウェーハｌの中心部に半導
体チップ２ｂ、ウェーハ１の周辺部に半導体チップ２ａ
’ｋｉｔ＜ことにより、ウエーノ１面積の有効利用をは
かっている。第３図の従来例と比較すると、同じ大きさ
のウェーハに、第３の場合、半導体チップ２ａは６４個
、２ｂは３２個、第１図の場合、半導体チップ２ａは５
６個、２ｂは４４個含まれている。この２者の有効利用
面積を比較すると、小形のチップ２ａに換算して、第１
図は１４４個、第３図は１２８個であるから、その差１
６個だけ多くのチップ２ａが、本発明のウェーハから採
取できることになる。この効果は、半導体チップ２ａと
２ｂの面積比が大きい程、顕著になる。また、友とえは
ウェーハピンセットなどでウェーハ周辺部に１箇所傷付
けた場合、第１図の場合だと、小形の半導体チップ２ａ
の面積が損害を受けるが、第３図の場合、第１図の場合
の２倍の面積が損害を受けるので、本発明により損害が
小さくなる。
第２図は本発明の他の実施例の平面図である。
第２図において、２ｅは正方形の大きな半導体チップで
、ウェーハ１１の中央部を占めている。テップ２ｃ 、
２ｄは半導体ウェーハ１１の特性を測定するための小形
の半導体チップであって、ウェーハ２１の周辺部に位置
している。従来技術の場合、半導体チップ２ｅのみしか
半導体ウェーハ上に置けないが、不発明では、半導体ク
エーノー１１上の未使用部分に、半導体ウェーハの特性
を測定するための小形の半導体チップ装置いて、ウェー
ハ全面棟の有効利用をはかっている。
、ウェーハ１１の中央部を占めている。テップ２ｃ 、
２ｄは半導体ウェーハ１１の特性を測定するための小形
の半導体チップであって、ウェーハ２１の周辺部に位置
している。従来技術の場合、半導体チップ２ｅのみしか
半導体ウェーハ上に置けないが、不発明では、半導体ク
エーノー１１上の未使用部分に、半導体ウェーハの特性
を測定するための小形の半導体チップ装置いて、ウェー
ハ全面棟の有効利用をはかっている。
以上説明しｔように、本発明は、複数種類の寸法を持っ
た半導体チップをその中に有する半導体ウェーハにおい
て、寸法が大きい半導体チップ全半導体ウェーハの中心
部に、小さい寸法の半導体チップを半導体ウェーハの周
辺部に置くことにょシ、ウェーハの未使用部分を減らす
ことができ、マタ、ウェーハピンセットなどでウェーハ
周辺部を傷付けた場合の損害を、小さくできる効果があ
る。
た半導体チップをその中に有する半導体ウェーハにおい
て、寸法が大きい半導体チップ全半導体ウェーハの中心
部に、小さい寸法の半導体チップを半導体ウェーハの周
辺部に置くことにょシ、ウェーハの未使用部分を減らす
ことができ、マタ、ウェーハピンセットなどでウェーハ
周辺部を傷付けた場合の損害を、小さくできる効果があ
る。
第１図および第２図は、本発明による複数種類の寸法を
持った半導体チップをその中に持つ半導体ウェーハの一
実施例および他の実施例を示す平面図、第３図は、従来
技術での複数種類の寸法を持っｔ半導体チップをその中
に持つ半導体ウェーハの平面図である。 １ 、１１ 、２１−・・・−・半導体ウエーノ・、２
ｂ、２ｅ・・・・・・大形の半導体チップ、２ａ、２ｃ
、２ｄ・・・・・・・・・・・・小形の半導体チップ。
持った半導体チップをその中に持つ半導体ウェーハの一
実施例および他の実施例を示す平面図、第３図は、従来
技術での複数種類の寸法を持っｔ半導体チップをその中
に持つ半導体ウェーハの平面図である。 １ 、１１ 、２１−・・・−・半導体ウエーノ・、２
ｂ、２ｅ・・・・・・大形の半導体チップ、２ａ、２ｃ
、２ｄ・・・・・・・・・・・・小形の半導体チップ。
Claims (1)
- 形状の異なる複数種類寸法の半導体チップをその中に有
する半導体ウェーハにおいて、このウェーハの中心部に
位置する半導体チップの寸法が、ウェーハ周辺部に位置
する半導体チップの寸法より大なることを特徴とする半
導体ウェーハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3395287A JPS63200521A (ja) | 1987-02-16 | 1987-02-16 | 半導体ウエ−ハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3395287A JPS63200521A (ja) | 1987-02-16 | 1987-02-16 | 半導体ウエ−ハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63200521A true JPS63200521A (ja) | 1988-08-18 |
Family
ID=12400833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3395287A Pending JPS63200521A (ja) | 1987-02-16 | 1987-02-16 | 半導体ウエ−ハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63200521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0709740A1 (en) * | 1994-09-30 | 1996-05-01 | Texas Instruments Incorporated | Integrated circuit and method of making the same |
-
1987
- 1987-02-16 JP JP3395287A patent/JPS63200521A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0709740A1 (en) * | 1994-09-30 | 1996-05-01 | Texas Instruments Incorporated | Integrated circuit and method of making the same |
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