JPH0360053A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0360053A JPH0360053A JP19552989A JP19552989A JPH0360053A JP H0360053 A JPH0360053 A JP H0360053A JP 19552989 A JP19552989 A JP 19552989A JP 19552989 A JP19552989 A JP 19552989A JP H0360053 A JPH0360053 A JP H0360053A
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- JP
- Japan
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- external input
- output circuit
- semiconductor chip
- integrated circuit
- semiconductor integrated
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 4
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にゲートアレイ方式
により形成される半導体集積回路装置に関する。
により形成される半導体集積回路装置に関する。
従来、この種の半導体集積回路装置においては、外部入
出力回路が四つのチップ辺に対して平行に一段配置され
ている。第３図は従来の半導体集積回路装置の一例を示
す半導体チップの平面図である。この半導体集積回路装
置は、例えば、第３図に示されるように、半導体チップ
１上の外部入出力回路６−１〜ｎが半導体チップ１の周
辺に対して平行に複数個並び形成され、外部入出力回路
群７−１を形成していた。また、この外部入出力回路群
７−１〜７−４が、半導体チップ１の四辺にそれぞれ形
成されていた。
出力回路が四つのチップ辺に対して平行に一段配置され
ている。第３図は従来の半導体集積回路装置の一例を示
す半導体チップの平面図である。この半導体集積回路装
置は、例えば、第３図に示されるように、半導体チップ
１上の外部入出力回路６−１〜ｎが半導体チップ１の周
辺に対して平行に複数個並び形成され、外部入出力回路
群７−１を形成していた。また、この外部入出力回路群
７−１〜７−４が、半導体チップ１の四辺にそれぞれ形
成されていた。
上述した従来の半導体集積回路装置においては、四つの
半導体チップ辺に対して平行に一段だけ外部入出力回路
群を配置していたので、形成されるべき内部論理回路領
域の形状は半導体チップの外形形状の相似な正方形ある
いは長方形になってしまう。一方、元来、内部論理回路
素子群を自動レイアウトすると、内部論理回路は中央付
近に集中してしまうので、その形成領域はほぼ円形状に
なるので、半導体チップの四隅の部分は空領域になって
しまうという無駄なスペースを生ずる。
半導体チップ辺に対して平行に一段だけ外部入出力回路
群を配置していたので、形成されるべき内部論理回路領
域の形状は半導体チップの外形形状の相似な正方形ある
いは長方形になってしまう。一方、元来、内部論理回路
素子群を自動レイアウトすると、内部論理回路は中央付
近に集中してしまうので、その形成領域はほぼ円形状に
なるので、半導体チップの四隅の部分は空領域になって
しまうという無駄なスペースを生ずる。
また、−辺の配置する外部入出力回路群数に制限があり
、制限以上のものを使用したい時はチップサイズの大き
な下地を使用しなければならない。
、制限以上のものを使用したい時はチップサイズの大き
な下地を使用しなければならない。
そのため、必要以上の内部論理回路部を持った下地を使
用しなければならなくなり、集積度の高い半導体集積回
路装置が得られないという欠点がある。
用しなければならなくなり、集積度の高い半導体集積回
路装置が得られないという欠点がある。
本発明の目的は、かかる問題点を解消する半導体集積回
路装置を提供することである。
路装置を提供することである。
本発明の半導体集積回路装置は、内部論理回路部と外部
入出力回路群の二つの形成領域が明確に分かれているゲ
ートアレイ方式の半導体集積回路装置において、半導体
チップの四辺に沿って形成される第１の外部入出力回路
群と、一端が前記半導体チップの４隅より伸びるととも
に前記第１の外部入出力回路群と並んで形成される第２
の外部入出力回路群とを有している。
入出力回路群の二つの形成領域が明確に分かれているゲ
ートアレイ方式の半導体集積回路装置において、半導体
チップの四辺に沿って形成される第１の外部入出力回路
群と、一端が前記半導体チップの４隅より伸びるととも
に前記第１の外部入出力回路群と並んで形成される第２
の外部入出力回路群とを有している。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は、本発明の半導体集積回路装置の一実施例を示
す半導体チップの平面図である。この半導体集積回路装
置は、第１図に示されるように、半導体チップ上の一辺
に沿ってｎ個の外部入出力回路１−１〜ｎによって形成
される外部入出力回路群２−１を配置し、それと同様に
他の辺にも外部入出力回路群２−２．２−３．２−４を
配置し、また、その内側の４隅に外部入出力回路群２−
５〜８が配置されている。このように配置することによ
って、内部論理回路領域３−１の形状を自動レイアウト
のもっとも効率のよい円形形状にすることができる。第
２図（ａ）及び（ｂ）は、本発明の半導体集積回路装置
の他の実施例を示す半導体チップの平面図である。
す半導体チップの平面図である。この半導体集積回路装
置は、第１図に示されるように、半導体チップ上の一辺
に沿ってｎ個の外部入出力回路１−１〜ｎによって形成
される外部入出力回路群２−１を配置し、それと同様に
他の辺にも外部入出力回路群２−２．２−３．２−４を
配置し、また、その内側の４隅に外部入出力回路群２−
５〜８が配置されている。このように配置することによ
って、内部論理回路領域３−１の形状を自動レイアウト
のもっとも効率のよい円形形状にすることができる。第
２図（ａ）及び（ｂ）は、本発明の半導体集積回路装置
の他の実施例を示す半導体チップの平面図である。
第２図（ａ）においてチップサイズの一次元方向の制限
がＸであるとき、すなわち、半導体チップ１の一辺がＸ
であるとき外部入出力回路群４−１が最大ｘ１までとり
うるとすると、一つの外部入出力回路の幅がｘ２とすれ
ば、外部入出力回路の配置できる数はＸＩ／Ｘ２より少
ない数になる。そこでこれより多く配置したい時には、
第２図（ｂ）のように、外部入出力回路部４−２を配置
することにより、この問題を解決できる。このように、
本発明は、中央に形成される内部論理回路領域の大きさ
に応じて、半導体チップの四辺に沿って形成された第１
の外部入出力回路群の内側に並ぶとともに半導体チップ
の４隅より伸びるように第２の外部入出力回路群を形成
することである。
がＸであるとき、すなわち、半導体チップ１の一辺がＸ
であるとき外部入出力回路群４−１が最大ｘ１までとり
うるとすると、一つの外部入出力回路の幅がｘ２とすれ
ば、外部入出力回路の配置できる数はＸＩ／Ｘ２より少
ない数になる。そこでこれより多く配置したい時には、
第２図（ｂ）のように、外部入出力回路部４−２を配置
することにより、この問題を解決できる。このように、
本発明は、中央に形成される内部論理回路領域の大きさ
に応じて、半導体チップの四辺に沿って形成された第１
の外部入出力回路群の内側に並ぶとともに半導体チップ
の４隅より伸びるように第２の外部入出力回路群を形成
することである。
以上説明したように本発明は、半導体チップの側面に沿
って形成される第１の外部入出力回路群の内側に並ぶと
ともに前記半導体チップの４隅より伸びて形成される第
２の外部入出力回路群を設けることによって、集積度の
高い半導体集積回路装置が得られるという効果がある。
って形成される第１の外部入出力回路群の内側に並ぶと
ともに前記半導体チップの４隅より伸びて形成される第
２の外部入出力回路群を設けることによって、集積度の
高い半導体集積回路装置が得られるという効果がある。
第１図は、本発明の半導体集積回路装置の一実施例を示
す半導体チップの平面図、第２図は、本発明の半導体集
積回路装置の他の実施例を示す半導体チップの平面図、
第３図は従来の半導体集積回路装置の一例を示す半導体
チップの平面図である。 １・・・半導体チップ、２−１〜８．４−１〜２．７−
１〜４・・・外部入出力回路群、３−１・・・内部論理
回路部、５−１〜ｎ、６−１〜ｎ・・・外部入出力回路
。
す半導体チップの平面図、第２図は、本発明の半導体集
積回路装置の他の実施例を示す半導体チップの平面図、
第３図は従来の半導体集積回路装置の一例を示す半導体
チップの平面図である。 １・・・半導体チップ、２−１〜８．４−１〜２．７−
１〜４・・・外部入出力回路群、３−１・・・内部論理
回路部、５−１〜ｎ、６−１〜ｎ・・・外部入出力回路
。
Claims (1)
- 内部論理回路部と外部入出力回路群の二つの形成領域が
明確に分かれているゲートアレイ方式の半導体集積回路
装置において、半導体チップの四辺に沿って形成される
第１の外部入出力回路群と、一端が前記半導体チップの
４隅より伸びるとともに前記第１の外部入出力回路群と
並んで形成される第２の外部入出力回路群とを有するこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19552989A JPH0360053A (ja) | 1989-07-27 | 1989-07-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19552989A JPH0360053A (ja) | 1989-07-27 | 1989-07-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0360053A true JPH0360053A (ja) | 1991-03-15 |
Family
ID=16342606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19552989A Pending JPH0360053A (ja) | 1989-07-27 | 1989-07-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0360053A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6134704A (en) * | 1998-04-03 | 2000-10-17 | International Business Machines Corporation | Integrated circuit macro apparatus |
| JP2007155494A (ja) * | 2005-12-05 | 2007-06-21 | Kurabo Ind Ltd | ツインフローセルとそれを用いる濃度測定システム |
-
1989
- 1989-07-27 JP JP19552989A patent/JPH0360053A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6134704A (en) * | 1998-04-03 | 2000-10-17 | International Business Machines Corporation | Integrated circuit macro apparatus |
| JP2007155494A (ja) * | 2005-12-05 | 2007-06-21 | Kurabo Ind Ltd | ツインフローセルとそれを用いる濃度測定システム |
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