JP3076830B2 - ブールラスター演算を実行する装置 - Google Patents
ブールラスター演算を実行する装置Info
- Publication number
- JP3076830B2 JP3076830B2 JP01249378A JP24937889A JP3076830B2 JP 3076830 B2 JP3076830 B2 JP 3076830B2 JP 01249378 A JP01249378 A JP 01249378A JP 24937889 A JP24937889 A JP 24937889A JP 3076830 B2 JP3076830 B2 JP 3076830B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- raster operation
- frame buffer
- boolean
- destination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T17/00—Three-dimensional [3D] modelling for computer graphics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Graphics (AREA)
- Geometry (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
- Processing Or Creating Images (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、画像の図形表示に利用されるコンピュータ
システムに関する。
システムに関する。
本発明は、図形表示を複数のメモリプレーンを用いて
行うワークステーションのような装置において動作の高
速化を図るために、不必要なフレームバッファの読取り
動作を排除することを目的とするものである。
行うワークステーションのような装置において動作の高
速化を図るために、不必要なフレームバッファの読取り
動作を排除することを目的とするものである。
以下、本発明を説明するに際しては回路，ブロツク線
図，信号，真理値表，ビツト長さ，画素長さなどを特定
して挙げるが、そのような詳細な事項が単に本発明の理
解を一層深めるという目的で開示されるにすぎず、下記
の特定の詳細な事項を含まずとも本発明を実施しうるこ
とは当業者には明白であろう。また、場合によつては、
本発明を無用に不明瞭にしないため、周知の回路をブロ
ック線図の形態で示すこともある。
図，信号，真理値表，ビツト長さ，画素長さなどを特定
して挙げるが、そのような詳細な事項が単に本発明の理
解を一層深めるという目的で開示されるにすぎず、下記
の特定の詳細な事項を含まずとも本発明を実施しうるこ
とは当業者には明白であろう。また、場合によつては、
本発明を無用に不明瞭にしないため、周知の回路をブロ
ック線図の形態で示すこともある。
第１図には、本発明の環境全般のブロツク線図が示さ
れている。CPU9は、ここでは、第１図に示す他の構成要
素の外にある回路を含むものとして規定されており、以
下に説明する本発明の動作に必要なデ−タ，制御信号及
びアドレスをCPUインタフエ−ス10を介して提供する。
れている。CPU9は、ここでは、第１図に示す他の構成要
素の外にある回路を含むものとして規定されており、以
下に説明する本発明の動作に必要なデ−タ，制御信号及
びアドレスをCPUインタフエ−ス10を介して提供する。
CPU9はCPUインタフエ−ス10を介してメモリインタフ
エ−ス14にもアドレスを提供すると共に、デ−タ経路回
路12にデ−タを提供する。デ−タ経路回路12には、メモ
リインタフエ−ス14により表示用フレ−ムバツフア13か
ら読取られたデ−タも提供される。デ−タ経路回路12に
よりメモリインタフエ−ス14へ出力されたデ−タは、メ
モリインタフエ−ス14からフレ−ムバツフアのCPU9によ
り指定されたアドレスに書込まれる。本発明は、デ−タ
経路回路12の特定の回路構成とその技術に関する。CPU
9,CPUインタフエ−ス10,フレ−ムバツフア13及びメモリ
インタフエ−ス14に関する詳細は計算機生成図形表示の
分野の当業者には明白であろうと考えられるので、本発
明を正しく理解する上で必要である場合を除き詳細には
説明しない。
エ−ス14にもアドレスを提供すると共に、デ−タ経路回
路12にデ−タを提供する。デ−タ経路回路12には、メモ
リインタフエ−ス14により表示用フレ−ムバツフア13か
ら読取られたデ−タも提供される。デ−タ経路回路12に
よりメモリインタフエ−ス14へ出力されたデ−タは、メ
モリインタフエ−ス14からフレ−ムバツフアのCPU9によ
り指定されたアドレスに書込まれる。本発明は、デ−タ
経路回路12の特定の回路構成とその技術に関する。CPU
9,CPUインタフエ−ス10,フレ−ムバツフア13及びメモリ
インタフエ−ス14に関する詳細は計算機生成図形表示の
分野の当業者には明白であろうと考えられるので、本発
明を正しく理解する上で必要である場合を除き詳細には
説明しない。
次に、第１図のデ−タ経路回路12の機能レベルブロツ
ク線図である第２図を参照して、デ−タ経路回路12を詳
細に説明する。以下の説明には、「宛先」デ−タと、
「ソ−ス」デ−タという用語が取入れられている。宛先
デ−タは、フレ−ムバツフアに書込まれるデ−タ、又は
まさに書込まれようとしているフレ−ムバツフアのアド
レスに現在存在するデ−タである。ソ−スデ−タは、２
つのソ−ス、すなわち、字体レジスタ20に字体ソ−スデ
−タを提供するCPU9と、所定のパタ−ンを記憶し、パタ
−ンソ−スデ−タを提供するパタ−ンレジスタ27のいず
れか一方から提供されるデ−タである。デ−タ経路回路
12はソ−スデ−タを宛先デ−タと組合せ、新たな宛先デ
−タを発生する。その宛先デ−タはフレ−ムバツフアの
所望の記憶場所に書込まれ、最終的にはビデオ表示装置
に表示される。
ク線図である第２図を参照して、デ−タ経路回路12を詳
細に説明する。以下の説明には、「宛先」デ−タと、
「ソ−ス」デ−タという用語が取入れられている。宛先
デ−タは、フレ−ムバツフアに書込まれるデ−タ、又は
まさに書込まれようとしているフレ−ムバツフアのアド
レスに現在存在するデ−タである。ソ−スデ−タは、２
つのソ−ス、すなわち、字体レジスタ20に字体ソ−スデ
−タを提供するCPU9と、所定のパタ−ンを記憶し、パタ
−ンソ−スデ−タを提供するパタ−ンレジスタ27のいず
れか一方から提供されるデ−タである。デ−タ経路回路
12はソ−スデ−タを宛先デ−タと組合せ、新たな宛先デ
−タを発生する。その宛先デ−タはフレ−ムバツフアの
所望の記憶場所に書込まれ、最終的にはビデオ表示装置
に表示される。
宛先ラツチ78に記憶されている現在宛先デ−タは、フ
レ−ムバツフア13のアドレスされた記憶場所からメモリ
インタフエ−ス14を介して読取られたものである。適切
なアドレスはCPU9からメモリインタフエ−ス14に提供さ
れる。宛先デ−タは宛先ラツチ78に保持された後、以下
にさらに詳細に説明するように、字体レジスタ20又はパ
タ−ンレジスタ27により供給される２つのソ−スデ−タ
のいずれか一方と、CPU9により指定されたブ−ル演算に
よつて組合される。ソ−スデ−タと、宛先デ−タとの組
合せの結果、新たな宛先デ−タが得られ、その宛先デ−
タは宛先デ−タ出力ラツチ74を介して供給されて、CPU9
からメモリインタフエ−ス14に供給されたアドレスによ
り指定されるフレ−ムバツフアメモリ内の記憶場所に書
込まれる。
レ−ムバツフア13のアドレスされた記憶場所からメモリ
インタフエ−ス14を介して読取られたものである。適切
なアドレスはCPU9からメモリインタフエ−ス14に提供さ
れる。宛先デ−タは宛先ラツチ78に保持された後、以下
にさらに詳細に説明するように、字体レジスタ20又はパ
タ−ンレジスタ27により供給される２つのソ−スデ−タ
のいずれか一方と、CPU9により指定されたブ−ル演算に
よつて組合される。ソ−スデ−タと、宛先デ−タとの組
合せの結果、新たな宛先デ−タが得られ、その宛先デ−
タは宛先デ−タ出力ラツチ74を介して供給されて、CPU9
からメモリインタフエ−ス14に供給されたアドレスによ
り指定されるフレ−ムバツフアメモリ内の記憶場所に書
込まれる。
ある動作モ−ドにおいては、本発明は、字体ソ−スデ
−タ（字体レジスタ20により供給される）をフレ−ムバ
ツフア宛先デ−タ（宛先ラツチ78により供給される）と
組合せる。ユ−ザ−が字体デ−タの表示を要求すると、
CPU9は、字体レジスタ20にその字体デ−タを出力させる
指令を発行する。続いて、このデ−タはマルチプレクサ
30により選択され、バレルシフタ36に入力される。
−タ（字体レジスタ20により供給される）をフレ−ムバ
ツフア宛先デ−タ（宛先ラツチ78により供給される）と
組合せる。ユ−ザ−が字体デ−タの表示を要求すると、
CPU9は、字体レジスタ20にその字体デ−タを出力させる
指令を発行する。続いて、このデ−タはマルチプレクサ
30により選択され、バレルシフタ36に入力される。
字体レジスタ20及びパタ−ンレジスタ27の間で選択さ
れるのと同様に、マルチプレクサ30は、バレルシフタ36
に入力されるべきデ−タのソ−スを選択する。バレルシ
フタ36は、マルチプレクサ30から得た字体デ−タがフレ
−ムバツフア13内部で、たとえば、16画素メモリアクセ
スを経て整列するように、字体デ−タを所定のビット数
だけ動かす。１例を挙げると、フレ−ムバツフア13の13
番目の画素記憶場所で始まる10ビツト幅の字体を書込む
場合には、バレルシフタ36は、字体デ−タを場所13個分
シフトさせる命令をCPU9から受信する。これにより、字
体デ−タの始まりの位置は、フレ−ムバツフアメモリ13
のこれから作用を受けようとする16画素部分におけるフ
レ−ムバツフア13内の第13のアドレスとアライメントさ
れることになる。従つて、字体デ−タがフレ−ムバツフ
アメモリに書込まれるときに、字体デ−タがCPU9から送
られて来たアドレスにより決定される正しい記憶場所に
整列するように、アライメントのための手段としてバレ
ルシフタ36が使用されることがわかる。
れるのと同様に、マルチプレクサ30は、バレルシフタ36
に入力されるべきデ−タのソ−スを選択する。バレルシ
フタ36は、マルチプレクサ30から得た字体デ−タがフレ
−ムバツフア13内部で、たとえば、16画素メモリアクセ
スを経て整列するように、字体デ−タを所定のビット数
だけ動かす。１例を挙げると、フレ−ムバツフア13の13
番目の画素記憶場所で始まる10ビツト幅の字体を書込む
場合には、バレルシフタ36は、字体デ−タを場所13個分
シフトさせる命令をCPU9から受信する。これにより、字
体デ−タの始まりの位置は、フレ−ムバツフアメモリ13
のこれから作用を受けようとする16画素部分におけるフ
レ−ムバツフア13内の第13のアドレスとアライメントさ
れることになる。従つて、字体デ−タがフレ−ムバツフ
アメモリに書込まれるときに、字体デ−タがCPU9から送
られて来たアドレスにより決定される正しい記憶場所に
整列するように、アライメントのための手段としてバレ
ルシフタ36が使用されることがわかる。
バレルシフタ36により供給されるシフト済デ−タは一
連の８ビツトラツチ46,48,50,52,54,56,58及び60へ供給
される。この一連のラツチはフレ−ムバツフアに書込ま
れる１画素分のデ−タをそれぞれ記憶する（合わせて８
画素）。
連の８ビツトラツチ46,48,50,52,54,56,58及び60へ供給
される。この一連のラツチはフレ−ムバツフアに書込ま
れる１画素分のデ−タをそれぞれ記憶する（合わせて８
画素）。
本発明では、各ラツチ46,48,50,52,54,56,58及び60が
８ビツト分のデ−タを記憶できるように８つの８ビツト
ラツチを使用しており、従つて、８つの画素のそれぞれ
について８つのプレ−ンに情報（第３図に関して以下に
説明する通り）を含むことになる。好ましい実施例によ
れば、フレ−ムバツフアの16画素分のメモリスペ−ス
（ビデオ表示装置の16個の画素に対応する）は１回のメ
モリアクセスで更新されるので、８画素分の情報は１メ
モリアクセスの半分である。次のメモリアクセスから得
られた残る８画素分の情報は、メモリサイクル動作の後
半で、前半の動作と同様にバレルシフタ36へ送られた
後、ラツチ46,48,50,52,54,56,58及び60に分配される。
単色の場合は画素ごとに１ビツトのモ−ド（字体−１）
で字体デ−タを利用することができ、カラ−の場合には
画素ごとに８ビツトのモ−ド（字体−８）で字体デ−タ
を利用できる。字体−１モ−ドでは、拡張回路42は画素
ごとに１ビツトの動作を８回繰返す。ラツチ46,48,50,5
2,54,56,58及び60は字体ソ−スデ−タを、一度に８ビツ
トずつ米国特許第4,908,780号明細書に記載されるブ−
ルラスタ−演算回路64の１つの入力端子に供給する。宛
先ラツチ78に保持されたフレ−ムバツフア宛先デ−タは
時を同じくして解放されて、ブ−ルラスタ−演算回路64
の第２の入力端子へ供給される。
８ビツト分のデ−タを記憶できるように８つの８ビツト
ラツチを使用しており、従つて、８つの画素のそれぞれ
について８つのプレ−ンに情報（第３図に関して以下に
説明する通り）を含むことになる。好ましい実施例によ
れば、フレ−ムバツフアの16画素分のメモリスペ−ス
（ビデオ表示装置の16個の画素に対応する）は１回のメ
モリアクセスで更新されるので、８画素分の情報は１メ
モリアクセスの半分である。次のメモリアクセスから得
られた残る８画素分の情報は、メモリサイクル動作の後
半で、前半の動作と同様にバレルシフタ36へ送られた
後、ラツチ46,48,50,52,54,56,58及び60に分配される。
単色の場合は画素ごとに１ビツトのモ−ド（字体−１）
で字体デ−タを利用することができ、カラ−の場合には
画素ごとに８ビツトのモ−ド（字体−８）で字体デ−タ
を利用できる。字体−１モ−ドでは、拡張回路42は画素
ごとに１ビツトの動作を８回繰返す。ラツチ46,48,50,5
2,54,56,58及び60は字体ソ−スデ−タを、一度に８ビツ
トずつ米国特許第4,908,780号明細書に記載されるブ−
ルラスタ−演算回路64の１つの入力端子に供給する。宛
先ラツチ78に保持されたフレ−ムバツフア宛先デ−タは
時を同じくして解放されて、ブ−ルラスタ−演算回路64
の第２の入力端子へ供給される。
同様に米国特許第4958146号明細書に記載されている
プレ−ンラスタ−演算選択回路62と、ブ−ルラスタ−演
算回路64は、その後宛先ラツチ78からのフレ−ムバツフ
ア宛先デ−タを、元々は字体レジスタ20により供給され
たデ−タであるラツチ46,48,50,52,54,56,58,60からの
字体ソ−スデ−タと所定のブ−ル演算によつて組合せ
る。図形表示に共通して実行可能であるブール演算を第
１表に示す。
プレ−ンラスタ−演算選択回路62と、ブ−ルラスタ−演
算回路64は、その後宛先ラツチ78からのフレ−ムバツフ
ア宛先デ−タを、元々は字体レジスタ20により供給され
たデ−タであるラツチ46,48,50,52,54,56,58,60からの
字体ソ−スデ−タと所定のブ−ル演算によつて組合せ
る。図形表示に共通して実行可能であるブール演算を第
１表に示す。
である。
ソースデータと宛先データは、プレ−ンラスタ−演算
選択回路62及びブ−ルラスタ−演算回路64により次のよ
うにして組合される。CPU9はそれぞれ４ビツトずつの４
つのビツト群をデ−タ線65を介してプレ−ンラスタ−演
算選択回路62に供給する。それぞれ４ビツトの各ビツト
群は、実行可能な16種類のブ−ル演算のいずれか１つを
符号化している。プレ−ンラスタ−演算選択回路62に
は、８つのプレ−ンのそれぞれに関する前景色（FGC）
状態信号及び背景色（BGC）状態信号もCPU9から供給さ
れる。FGC信号と、BGC信号は、ビデオ表示されるべき画
像の前景色と、背景色とをそれぞれ表わす。ビツト分解
能をより高めたり、３色以上の色を使用しても良いこと
は明白であろう。
選択回路62及びブ−ルラスタ−演算回路64により次のよ
うにして組合される。CPU9はそれぞれ４ビツトずつの４
つのビツト群をデ−タ線65を介してプレ−ンラスタ−演
算選択回路62に供給する。それぞれ４ビツトの各ビツト
群は、実行可能な16種類のブ−ル演算のいずれか１つを
符号化している。プレ−ンラスタ−演算選択回路62に
は、８つのプレ−ンのそれぞれに関する前景色（FGC）
状態信号及び背景色（BGC）状態信号もCPU9から供給さ
れる。FGC信号と、BGC信号は、ビデオ表示されるべき画
像の前景色と、背景色とをそれぞれ表わす。ビツト分解
能をより高めたり、３色以上の色を使用しても良いこと
は明白であろう。
プレ−ンごとに、プレ−ンラスタ−演算選択回路62の
入力端子ではFGC信号とBGC信号の４種類の組合せが可能
であるので、FGC信号とBGC信号による決定に従つて、４
ビツトずつの４つのビツト群の中から１つが選択され
る。選択された４ビツト群は所望のブ−ル演算を表示し
ており、ブ−ルラスタ−演算回路64へ出力される。そこ
で、ブ−ルラスタ−演算回路64は、プレ−ンラスタ−演
算選択回路62により指定されたブ−ル演算によつて、ソ
−スデ−タと宛先デ−タとを組合せる。
入力端子ではFGC信号とBGC信号の４種類の組合せが可能
であるので、FGC信号とBGC信号による決定に従つて、４
ビツトずつの４つのビツト群の中から１つが選択され
る。選択された４ビツト群は所望のブ−ル演算を表示し
ており、ブ−ルラスタ−演算回路64へ出力される。そこ
で、ブ−ルラスタ−演算回路64は、プレ−ンラスタ−演
算選択回路62により指定されたブ−ル演算によつて、ソ
−スデ−タと宛先デ−タとを組合せる。
パタ−ンソ−スデ−タと、フレ−ムバツフア宛先デ−
タＤ0,0〜Ｄ7,7との組合せの結果は出力ラツチ74に供給
され、その後、出力ラツチ74から第１図のメモリインタ
フエ−ス14へ出力される。そこで、メモリインタフエ−
ス14はその新たな宛先デ−タをフレ−ムバツフア13のCP
U9から供給されたアドレスにより指定される記憶場所に
書込む。
タＤ0,0〜Ｄ7,7との組合せの結果は出力ラツチ74に供給
され、その後、出力ラツチ74から第１図のメモリインタ
フエ−ス14へ出力される。そこで、メモリインタフエ−
ス14はその新たな宛先デ−タをフレ−ムバツフア13のCP
U9から供給されたアドレスにより指定される記憶場所に
書込む。
本発明の好ましい実施例においては、フレ−ムバツフ
アメモリは、それぞれが第３図に示すようにビデオ表示
装置の画素を表わす８つのプレ−ンに分割されているの
で、上述のようなデ−タの組合せは、フレ−ムバツフア
メモリで、一度に１プレ−ンずつ実行される。
アメモリは、それぞれが第３図に示すようにビデオ表示
装置の画素を表わす８つのプレ−ンに分割されているの
で、上述のようなデ−タの組合せは、フレ−ムバツフア
メモリで、一度に１プレ−ンずつ実行される。
再び第２図に戻つて説明すると、線を描く場合、パタ
−ンレジスタ27が使用される。パタ−ンレジスタ27に
は、CPU9からパタ−ンソ−スデ−タが供給される。好ま
しい実施例では、パタ−ンレジスタは16×16ビツトの２
進値マトリクスであり、１つの16ビツト行を所望のソ−
スとして選択するアドレスをCPU9から受取る。この16ビ
ツト行は、表示されるとき、最終的には、その都度、ビ
デオ表示装置の１本の走査線の16番目の画素から出発し
ながら、その走査線の全長に沿つて論理的に反復する。
マルチプレクサ28は、CPU9の制御の下に、パタ−ンレジ
スタ27からのパタ−ンデ−タの16ビツトパ−セルを、８
ビツトの増分を行いながら選択する。マルチプレクサ30
は、同様にCPU9の制御の下に、続いて８ビツト増分を選
択し、それをバレルシフタ36へ供給される。
−ンレジスタ27が使用される。パタ−ンレジスタ27に
は、CPU9からパタ−ンソ−スデ−タが供給される。好ま
しい実施例では、パタ−ンレジスタは16×16ビツトの２
進値マトリクスであり、１つの16ビツト行を所望のソ−
スとして選択するアドレスをCPU9から受取る。この16ビ
ツト行は、表示されるとき、最終的には、その都度、ビ
デオ表示装置の１本の走査線の16番目の画素から出発し
ながら、その走査線の全長に沿つて論理的に反復する。
マルチプレクサ28は、CPU9の制御の下に、パタ−ンレジ
スタ27からのパタ−ンデ−タの16ビツトパ−セルを、８
ビツトの増分を行いながら選択する。マルチプレクサ30
は、同様にCPU9の制御の下に、続いて８ビツト増分を選
択し、それをバレルシフタ36へ供給される。
パタ−ン情報を供給しているときのバレルシフタ36は
受動的であり、デ−タビツトを所定のビツト数だけシフ
トすることをせずにパイプラインとして動作し、８ビツ
ト分の増分パタ−ンデ−タをラツチ46,48,50,52,54,56,
58及び60に供給する。８ビツトの増分パタ−ンデ−タ
は、さらに、拡張回路42により８回繰返され、その結
果、情報はラツチ46〜60ごとに複製されることになるの
で、各ラツチは８ビツトのパタ−ンデ−タを得る。
受動的であり、デ−タビツトを所定のビツト数だけシフ
トすることをせずにパイプラインとして動作し、８ビツ
ト分の増分パタ−ンデ−タをラツチ46,48,50,52,54,56,
58及び60に供給する。８ビツトの増分パタ−ンデ−タ
は、さらに、拡張回路42により８回繰返され、その結
果、情報はラツチ46〜60ごとに複製されることになるの
で、各ラツチは８ビツトのパタ−ンデ−タを得る。
ラツチ46,48,50,52,54,56,58及び60に保持された情報
は、CPUの制御の下に、ブ−ルラスタ−演算回路64に供
給される。この回路は、先に簡単に説明したように、パ
タ−ンレジスタ27により供給されたソ−ス情報を、宛先
ラツチ78から供給された宛先デ−タと、CPU9により指定
されたブ−ル演算を経て組合せる。組合せ動作の詳細
は、米国特許出願第4,908,780号明細書に記載されてい
る。パタ−ンソ−スデ−タと、フレ−ムバツフア宛先デ
−タとの組合せの結果得られたデ−タは出力ラツチ74に
供給された後、出力ラツチ74から第１図のメモリインタ
フエ−ス14へ出力される。そこで、メモリインタフエ−
ス14は新たな宛先デ−タをフレ−ムバツフア13のCPU9か
ら供給されたアドレスにより指定される記憶場所に書込
む。
は、CPUの制御の下に、ブ−ルラスタ−演算回路64に供
給される。この回路は、先に簡単に説明したように、パ
タ−ンレジスタ27により供給されたソ−ス情報を、宛先
ラツチ78から供給された宛先デ−タと、CPU9により指定
されたブ−ル演算を経て組合せる。組合せ動作の詳細
は、米国特許出願第4,908,780号明細書に記載されてい
る。パタ−ンソ−スデ−タと、フレ−ムバツフア宛先デ
−タとの組合せの結果得られたデ−タは出力ラツチ74に
供給された後、出力ラツチ74から第１図のメモリインタ
フエ−ス14へ出力される。そこで、メモリインタフエ−
ス14は新たな宛先デ−タをフレ−ムバツフア13のCPU9か
ら供給されたアドレスにより指定される記憶場所に書込
む。
本発明は、デ−タを組合せる際の不必要なフレ−ムバ
ツフア読取り動作を排除する装置を目的としており、下
記のような原理に従つて動作する。先に第１表に指定し
た通り、図形指向ビデォ表示装置と共に一般に利用され
るブ−ル演算は16種類ある。前記の16種類のブ−ル演算
のうち９種類については、どの演算が選択されたかを知
り且つソ−スデ−タのみを知ることにより、その結果を
確定できるであろう。従つて、ソ−スデ−タがわかつて
しまえば、16の場合のうち９つの演算においてはフレ−
ムバツフアから宛先デ−タを読取る必要がない。第２図
に戻つて説明すると、高速ラスタ−演算論理89はラツチ
46〜60からソ−スデ−タを得た後、プレ−ンラスタ−演
算選択回路62により選択された演算が宛先デ−タを読取
る必要なく結果を確認できる９種類の演算の中の１つで
あれば、その演算に関して、高速ブ−ルラスタ−演算が
可能であるか否かを判定する。新たな宛先デ−タは、前
述のように、プレ−ンラスタ−演算選択回路62と、ブ−
ルラスタ−演算回路64とにより生成される。９種類の高
速ブ−ルラスタ−演算の場合、高速ラスタ−演算論理89
は、現在メモリアクセスに関して、宛先ラツチ78が現在
メモリアクセスに関連するデ−タを保持していないにも
かかわらず、デ−タ出力ラツチ74に記憶された画素のう
ちどの画素が正しい値を有しているかをメモリインタフ
エ−ス14に指示する。そのようにして指示された画素に
関してのみ、メモリインタフエ−ス14は、デ−タ出力ラ
ツチ74内の新たな宛先デ−タでフレ−ムバツフア13を更
新（すなわち、書込み）させるのを許可する。指示され
なかつた画素については、フレ−ムバツフアは、与えら
れた指定演算と、ソ−スデータに対する正しい結果であ
る現在のデ−タを保持する。
ツフア読取り動作を排除する装置を目的としており、下
記のような原理に従つて動作する。先に第１表に指定し
た通り、図形指向ビデォ表示装置と共に一般に利用され
るブ−ル演算は16種類ある。前記の16種類のブ−ル演算
のうち９種類については、どの演算が選択されたかを知
り且つソ−スデ−タのみを知ることにより、その結果を
確定できるであろう。従つて、ソ−スデ−タがわかつて
しまえば、16の場合のうち９つの演算においてはフレ−
ムバツフアから宛先デ−タを読取る必要がない。第２図
に戻つて説明すると、高速ラスタ−演算論理89はラツチ
46〜60からソ−スデ−タを得た後、プレ−ンラスタ−演
算選択回路62により選択された演算が宛先デ−タを読取
る必要なく結果を確認できる９種類の演算の中の１つで
あれば、その演算に関して、高速ブ−ルラスタ−演算が
可能であるか否かを判定する。新たな宛先デ−タは、前
述のように、プレ−ンラスタ−演算選択回路62と、ブ−
ルラスタ−演算回路64とにより生成される。９種類の高
速ブ−ルラスタ−演算の場合、高速ラスタ−演算論理89
は、現在メモリアクセスに関して、宛先ラツチ78が現在
メモリアクセスに関連するデ−タを保持していないにも
かかわらず、デ−タ出力ラツチ74に記憶された画素のう
ちどの画素が正しい値を有しているかをメモリインタフ
エ−ス14に指示する。そのようにして指示された画素に
関してのみ、メモリインタフエ−ス14は、デ−タ出力ラ
ツチ74内の新たな宛先デ−タでフレ−ムバツフア13を更
新（すなわち、書込み）させるのを許可する。指示され
なかつた画素については、フレ−ムバツフアは、与えら
れた指定演算と、ソ−スデータに対する正しい結果であ
る現在のデ−タを保持する。
高速ラスタ−演算論理89は、第２表に示す結果を実現
する制御論理を含む。第２表には、フレ−ムバツフアに
移行すべき結果がブ−ル演算と、ソ−スデ−タとによ
り、宛先デ−タを読取らずに確定可能である９種類のブ
−ル演算が示されている。第２表において、Ｓはソ−ス
ビツトの値、Ｄはそれに対応する宛先ビツトの値、Ｄ′
はフレ−ムバツフアに移行すべき結果である。Nooはブ
−ル演算の番号であり、真理値表は特定のブ−ル演算の
論理上の結果を表わす。WRITE ENAB LEが「イエス」で
あるときは、出力ラツチ74の新たな宛先デ−タをフレ−
ムバツフア更新のために使用して良いことを示す信号を
メモリインタフエ−ス14へ送る。また、WRITE ENABLEが
「ノ−」であるときには、フレ−ムバツフアを出力ラツ
チ74のデ−タで更新してはならないことを示す信号をメ
モリインタフエ−ス14へ送る。ただし、画素ごとのソ−
スビツト、すなわち、８つのプレ−ンのそれぞれについ
て１つずつのビツトは、高速ブールラスター演算のため
には、全て０又は全て１でなければならず、プレーンご
とのラスター演算は、WRITE MASKによって示される同一
のグループになければならない。すなわち、プレーンご
とに選択されたブール演算は、高速ブールラスター演算
に適するためには、高速ブールラスター演算が可能であ
るのみならず、同じWRITE MASK（「０」，「１」、ソー
ス（Ｓ），又は，ソース補数（〜Ｓ））を有していなけ
ればならない。第２表におけるWRITE MASKは、ブールラ
スター演算のグループを示す。
する制御論理を含む。第２表には、フレ−ムバツフアに
移行すべき結果がブ−ル演算と、ソ−スデ−タとによ
り、宛先デ−タを読取らずに確定可能である９種類のブ
−ル演算が示されている。第２表において、Ｓはソ−ス
ビツトの値、Ｄはそれに対応する宛先ビツトの値、Ｄ′
はフレ−ムバツフアに移行すべき結果である。Nooはブ
−ル演算の番号であり、真理値表は特定のブ−ル演算の
論理上の結果を表わす。WRITE ENAB LEが「イエス」で
あるときは、出力ラツチ74の新たな宛先デ−タをフレ−
ムバツフア更新のために使用して良いことを示す信号を
メモリインタフエ−ス14へ送る。また、WRITE ENABLEが
「ノ−」であるときには、フレ−ムバツフアを出力ラツ
チ74のデ−タで更新してはならないことを示す信号をメ
モリインタフエ−ス14へ送る。ただし、画素ごとのソ−
スビツト、すなわち、８つのプレ−ンのそれぞれについ
て１つずつのビツトは、高速ブールラスター演算のため
には、全て０又は全て１でなければならず、プレーンご
とのラスター演算は、WRITE MASKによって示される同一
のグループになければならない。すなわち、プレーンご
とに選択されたブール演算は、高速ブールラスター演算
に適するためには、高速ブールラスター演算が可能であ
るのみならず、同じWRITE MASK（「０」，「１」、ソー
ス（Ｓ），又は，ソース補数（〜Ｓ））を有していなけ
ればならない。第２表におけるWRITE MASKは、ブールラ
スター演算のグループを示す。
従つて、クリアとセツトという平凡なケ−スでは、
Ｄ′は、それぞれ、０と１である。消去機能の場合、ソ
−スが１であればＤ′は０になり、ソ−スが０であれば
Ｄ′はＤと等しい。描出否定機能については、Ｄ′はソ
−スの否定形である。論理積機能では、ソ−スが０であ
ればＤ′は０になり、ソ−スが１であればＤ′はＤと同
じである。
Ｄ′は、それぞれ、０と１である。消去機能の場合、ソ
−スが１であればＤ′は０になり、ソ−スが０であれば
Ｄ′はＤと等しい。描出否定機能については、Ｄ′はソ
−スの否定形である。論理積機能では、ソ−スが０であ
ればＤ′は０になり、ソ−スが１であればＤ′はＤと同
じである。
ノ−・オペレ−シヨン機能の場合、Ｄ′は常にＤと等
しい。ペイント否定機能については、ソ−スが０であれ
ばＤ′は１になり、ソ−スが１であればＤ′はＤと同じ
である。描出機能の場合、Ｄ′はソ−スの同じである。
ペイント機能では、ソ−スが０であればＤ′はＤと等し
く、ソ−スが１であれば、Ｄ′は１になる。ブ−ル演算
が上記の９つの演算の中の１つではない別の種類の演算
である場合には、宛先デ−タが読取られ、指示されたブ
−ル機能をブ−ルラスタ−演算回路64で実行した結果
は、出力ラツチ74をロ−ドすることにより宛先デ−タに
戻つて書込まれる。上述のような機能を実行するのに適
する高速ラスタ−演算論理89をいかにして構成するかと
いうことに関する詳細は、以上の説明を基礎にすれば、
当業者の能力の範囲内で処理しうる問題であるので、こ
こでは記載しない。
しい。ペイント否定機能については、ソ−スが０であれ
ばＤ′は１になり、ソ−スが１であればＤ′はＤと同じ
である。描出機能の場合、Ｄ′はソ−スの同じである。
ペイント機能では、ソ−スが０であればＤ′はＤと等し
く、ソ−スが１であれば、Ｄ′は１になる。ブ−ル演算
が上記の９つの演算の中の１つではない別の種類の演算
である場合には、宛先デ−タが読取られ、指示されたブ
−ル機能をブ−ルラスタ−演算回路64で実行した結果
は、出力ラツチ74をロ−ドすることにより宛先デ−タに
戻つて書込まれる。上述のような機能を実行するのに適
する高速ラスタ−演算論理89をいかにして構成するかと
いうことに関する詳細は、以上の説明を基礎にすれば、
当業者の能力の範囲内で処理しうる問題であるので、こ
こでは記載しない。
上述の発明を本発明の趣旨から逸脱せずに他の特定の
形態で具現化しても差支えないことは明白であろう。従
つて、以上の説明は例示を目的とするもので、限定的な
意味をもたないとみなされるべきであり、本発明の範囲
は特許請求の範囲の中に示されている。
形態で具現化しても差支えないことは明白であろう。従
つて、以上の説明は例示を目的とするもので、限定的な
意味をもたないとみなされるべきであり、本発明の範囲
は特許請求の範囲の中に示されている。
第１図は、本発明の環境を示すブロツク線図、第２図
は、本発明を包含するデ−タ経路回路のブロツク線図、
第３図は、フレ−ムバツフア内の情報の８つのプレ−ン
を示す概略図である。 ９……CPU、10……CPUインタフエ−ス、12……デ−タ経
路回路、13……フレ−ムバツフア、14……メモリインタ
フエ−ス、20……字体レジスタ、27……パタ−ンレジス
タ、28,30……マルチプレクサ、36……バレルシフタ、4
2……拡張回路、46,48,50,52,54,56,58,60……ラツチ、
62……プレ−ンラスタ−演算選択回路、64……ブ−ルラ
スタ−演算回路、74……宛先デ−タ出力ラツチ、78……
宛先ラツチ、89……高速ラスタ−演算論理。
は、本発明を包含するデ−タ経路回路のブロツク線図、
第３図は、フレ−ムバツフア内の情報の８つのプレ−ン
を示す概略図である。 ９……CPU、10……CPUインタフエ−ス、12……デ−タ経
路回路、13……フレ−ムバツフア、14……メモリインタ
フエ−ス、20……字体レジスタ、27……パタ−ンレジス
タ、28,30……マルチプレクサ、36……バレルシフタ、4
2……拡張回路、46,48,50,52,54,56,58,60……ラツチ、
62……プレ−ンラスタ−演算選択回路、64……ブ−ルラ
スタ−演算回路、74……宛先デ−タ出力ラツチ、78……
宛先ラツチ、89……高速ラスタ−演算論理。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・ウエバー アメリカ合衆国 01902 マサチューセ ツツ州・リン・オニーダ ストリート・ 22 (56)参考文献 特開 昭61−98441（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/393 G06T 11/00 G09G 5/00 G09G 5/39 G09G 5/40
Claims (1)
- 【請求項１】制御信号を発生する中央処理装置を含み、
複数のメモリプレーンに関してフレームバッファメモリ
にデータを記憶するために、字体レジスタ又はパターン
レジスタのいずれか一方から選択されるソースデータ
と、前記フレームバッファメモリから選択される宛先デ
ータとに対してブールラスター演算を実行する装置にお
いて、 ａ）前記字体レジスタ及び前記パターンレジスタに結合
されて、ソースデータを選択するソースデータ選択手段
を備え； ｂ）前記宛先データを選択するために前記フレームバッ
ファに結合された宛先データ選択手段を備え； ｃ）前記中央処理装置に結合されて、前記複数のメモリ
プレーンのそれぞれについて実行されるべきブールラス
ター演算を選択するプレーンブールラスター演算選択手
段を備え； ｄ）前記ソースデータ選択手段及び前記プレーンブール
ラスター演算選択手段に結合されていて、高速でブール
ラスター演算を行う高速ラスター演算回路手段を備え、
この高速ラスター演算回路手段には、選択されたブール
ラスター演算が選択されたソースデータのみを使用した
高速ブールラスター演算として実行可能であるか否かの
判定をする論理手段を備えており、この論理手段によっ
て高速ブールラスター演算として実行可能であると判定
されたブールラスター演算については、前記高速ラスタ
ー演算回路手段によって、選択されたソースデータのみ
を使用しての実行が、前記フレームバッファメモリへの
データ記憶のためになされ； ｅ）前記プレーンブールラスター演算選択手段，前記ソ
ースデータ選択手段，前記宛先データ選択手段，前記フ
レームバッファメモリ，および，前記高速ラスター演算
回路手段に結合されたブールラスター演算回路手段を備
え、高速ブールラスター演算として実行可能ではないと
判定されたブールラスター演算については、前記ブール
ラスター演算回路手段によって、前記選択されたソース
データ及び前記選択された宛先データを使用しての実行
が、前記フレームバッファメモリへのデータ記憶のため
になされる、 ことを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US25798588A | 1988-10-14 | 1988-10-14 | |
| US257,985 | 1988-10-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02123470A JPH02123470A (ja) | 1990-05-10 |
| JP3076830B2 true JP3076830B2 (ja) | 2000-08-14 |
Family
ID=22978612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01249378A Expired - Fee Related JP3076830B2 (ja) | 1988-10-14 | 1989-09-27 | ブールラスター演算を実行する装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5136524A (ja) |
| JP (1) | JP3076830B2 (ja) |
| CA (1) | CA1306064C (ja) |
| FR (1) | FR2637996B1 (ja) |
| GB (1) | GB2223918B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL194254C (nl) * | 1992-02-18 | 2001-10-02 | Evert Hans Van De Waal Jr | Inrichting voor het converteren en/of integreren van beeldsignalen. |
| KR100636202B1 (ko) | 2004-12-03 | 2006-10-19 | 삼성전자주식회사 | 프린트 장치 및 프린트 방법 |
| US7768538B2 (en) * | 2005-05-09 | 2010-08-03 | Hewlett-Packard Development Company, L.P. | Hybrid data planes |
| EP2637164B1 (en) * | 2010-11-01 | 2017-10-11 | Mitsubishi Electric Corporation | Drawing device and drawing method |
| JP5600610B2 (ja) | 2011-01-18 | 2014-10-01 | 三菱電機株式会社 | 電動機の回転子及びモールド電動機及び空気調和機及びモールド電動機の製造方法 |
| US20130027416A1 (en) * | 2011-07-25 | 2013-01-31 | Karthikeyan Vaithianathan | Gather method and apparatus for media processing accelerators |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4560981A (en) * | 1983-03-23 | 1985-12-24 | Tektronix, Inc. | Logic waveform display apparatus |
| US4554538A (en) * | 1983-05-25 | 1985-11-19 | Westinghouse Electric Corp. | Multi-level raster scan display system |
| US4649378A (en) * | 1983-11-18 | 1987-03-10 | Sperry Corporation | Binary character generator for interlaced CRT display |
| US4558370A (en) * | 1983-11-21 | 1985-12-10 | International Business Machines Corporation | Image processing method for graphics images |
| EP0170977A3 (en) * | 1984-08-06 | 1988-03-16 | Honeywell Bull Inc. | Display subsystem |
| FR2569020B1 (fr) * | 1984-08-10 | 1986-12-05 | Radiotechnique Compelec | Procede pour creer et modifier une image synthetique |
| JPS6162980A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 画像メモリ周辺ｌｓｉ |
| JP2664665B2 (ja) * | 1985-06-27 | 1997-10-15 | ソニー株式会社 | 利用者端末装置 |
| US4882687A (en) * | 1986-03-31 | 1989-11-21 | Schlumberger Technology Corporation | Pixel processor |
| US4811240A (en) * | 1986-12-22 | 1989-03-07 | International Business Machines Corporation | System for creating and controlling interactive graphic display screens |
-
1989
- 1989-05-23 GB GB8911846A patent/GB2223918B/en not_active Expired - Fee Related
- 1989-05-24 CA CA000601067A patent/CA1306064C/en not_active Expired - Fee Related
- 1989-06-28 FR FR8908613A patent/FR2637996B1/fr not_active Expired - Fee Related
- 1989-09-27 JP JP01249378A patent/JP3076830B2/ja not_active Expired - Fee Related
-
1990
- 1990-08-03 US US07/562,429 patent/US5136524A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB8911846D0 (en) | 1989-07-12 |
| US5136524A (en) | 1992-08-04 |
| JPH02123470A (ja) | 1990-05-10 |
| GB2223918B (en) | 1993-05-19 |
| FR2637996B1 (fr) | 1994-03-25 |
| GB2223918A (en) | 1990-04-18 |
| CA1306064C (en) | 1992-08-04 |
| FR2637996A1 (fr) | 1990-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0279230B1 (en) | Video adapter with improved data pathing | |
| US4688190A (en) | High speed frame buffer refresh apparatus and method | |
| JP2517123Y2 (ja) | メモリ装置 | |
| EP0635818B1 (en) | Method and apparatus for efficient transfer of data to memory | |
| CA2012798C (en) | Digital image overlay system and method | |
| JPH0429069B2 (ja) | ||
| EP0279229A2 (en) | A graphics display system | |
| JPH07141202A (ja) | コンテキストを管理するシステム及び方法 | |
| KR930013968A (ko) | 그래픽 시스템용의 확장 가능한 다영상 버퍼 | |
| GB2215168A (en) | Windows with restricted colour range have priority defined by colour codes | |
| US5056041A (en) | Data processing apparatus with improved bit masking capability | |
| JP2863933B2 (ja) | グラフイツク・コンピユータ装置 | |
| JPH0198183A (ja) | 記憶装置 | |
| US5185859A (en) | Graphics processor, a graphics computer system, and a process of masking selected bits | |
| JP2500858B2 (ja) | 拡張ラスタ演算回路を有する表示システム | |
| US5623624A (en) | Memory control architecture for high speed transfer options | |
| JP3306746B2 (ja) | 異なるピクセル・サイズを処理するウインドウ・システムにおけるディスプレイ・グラフィック・アダプタ及びピクセル・データを記憶する方法 | |
| KR100335474B1 (ko) | 윈도우잉동작용으로설계된프레임버퍼시스템 | |
| EP0279227B1 (en) | Raster display vector generator | |
| KR100340622B1 (ko) | 프레임버퍼내에고속멀티-컬러저장장소를제공하기위한방법및장치 | |
| JP3076830B2 (ja) | ブールラスター演算を実行する装置 | |
| JP2952780B2 (ja) | コンピユータ出力システム | |
| KR100340621B1 (ko) | 윈도우잉동작용으로설계된프레임버퍼시스템의다중블록모드동작 | |
| US4988985A (en) | Method and apparatus for a self-clearing copy mode in a frame-buffer memory | |
| JP3220470B2 (ja) | 制御レジスタ書き込み装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |