JPS63202033A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JPS63202033A JPS63202033A JP3329587A JP3329587A JPS63202033A JP S63202033 A JPS63202033 A JP S63202033A JP 3329587 A JP3329587 A JP 3329587A JP 3329587 A JP3329587 A JP 3329587A JP S63202033 A JPS63202033 A JP S63202033A
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- layer
- thickness
- insulating layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路を作製するための半導体基板の製造
方法に係り、特に、高耐圧の素子を集積するに好適な誘
電体分離基板の製造方法に関する。
方法に係り、特に、高耐圧の素子を集積するに好適な誘
電体分離基板の製造方法に関する。
モノリシックＩＣにおいて、構成素子間を電気的に絶縁
分離する方法、すなわち素子分離方法には、大別してｐ
ｎ接合分離方式と、誘電体分離方式がある＋＋ｐｎ接合
分離方式は、逆バイアスされたｐｎ接合の空乏層によっ
て素子間を分離する方式であり、誘電体分離方式は、５
ｉｎｓ膜等の絶縁膜によって分離する方式である。
分離する方法、すなわち素子分離方法には、大別してｐ
ｎ接合分離方式と、誘電体分離方式がある＋＋ｐｎ接合
分離方式は、逆バイアスされたｐｎ接合の空乏層によっ
て素子間を分離する方式であり、誘電体分離方式は、５
ｉｎｓ膜等の絶縁膜によって分離する方式である。
誘電体分離方式は、ｐｎ接合分離方式に対して、分離耐
圧が高い、リーク電流が小さい、ラッチアップが生じな
い１分離のためのバイアス電圧を印加する必要がない、
との利点により、高耐圧の集積回路の用途に適している
。
圧が高い、リーク電流が小さい、ラッチアップが生じな
い１分離のためのバイアス電圧を印加する必要がない、
との利点により、高耐圧の集積回路の用途に適している
。
第２図は、従来の誘電体分離基板の作製プロセスのフロ
ーである。単結晶Ｓｉ基板１に５ｉＯｚ膜２によるパタ
ーンを形成しくｂ）、これをマスクとして、深さ数十μ
ｍの分離溝８を形成しくＱ）、分離溝を形成した側のウ
ェハ面上に、５ｉｎ２膜等による素子分離用絶縁膜９を
形成する。その後、本絶縁膜上に基板支持板として厚さ
数百μｍの多結晶Ｓｉ層１０を気相成長させる（ｅ）、
更に。
ーである。単結晶Ｓｉ基板１に５ｉＯｚ膜２によるパタ
ーンを形成しくｂ）、これをマスクとして、深さ数十μ
ｍの分離溝８を形成しくＱ）、分離溝を形成した側のウ
ェハ面上に、５ｉｎ２膜等による素子分離用絶縁膜９を
形成する。その後、本絶縁膜上に基板支持板として厚さ
数百μｍの多結晶Ｓｉ層１０を気相成長させる（ｅ）、
更に。
多結晶Ｓｉ層表面が平坦になる様、また、単結晶Ｓｉが
、分離溝５によって分離される状態になるまで基板の両
面を研磨して、（ｆ）に示す基板が完成する。絶縁膜９
が囲まれた単結晶Ｓｉ領域１１に素子が形成される。
、分離溝５によって分離される状態になるまで基板の両
面を研磨して、（ｆ）に示す基板が完成する。絶縁膜９
が囲まれた単結晶Ｓｉ領域１１に素子が形成される。
この製造方法においては、支持体の多結晶Ｓｉを１００
０℃〜１２５０℃の堆積温度で堆積中、その多結晶粒が
成長し、そのために多結晶Ｓｉ層が収縮して、第３図に
示す如く基板が湾曲するという問題があった。この湾曲
は、先に述べた研磨工程及び素子形成時のホトリソ工程
における加工精度に悪影響をおよぼす。
０℃〜１２５０℃の堆積温度で堆積中、その多結晶粒が
成長し、そのために多結晶Ｓｉ層が収縮して、第３図に
示す如く基板が湾曲するという問題があった。この湾曲
は、先に述べた研磨工程及び素子形成時のホトリソ工程
における加工精度に悪影響をおよぼす。
湾曲を低減する方法として次の２つの製造方法が提案さ
れている。第４図に、これらのプロセスフローを示す。
れている。第４図に、これらのプロセスフローを示す。
第４図−■の方法は、特開昭５６−２１３４１号公報に
記載されている。単結晶Ｓｉ基板１に、５ｉｆｔ膜２に
よるパターンを用いて、Ｓｉを部分的にエツチング除去
して深さ数十μｍの分離溝８を形成する（ｃ）ａ Ｓｉ
ｎｇ膜２を除去した後、分離溝８を形成した面に酸素イ
オン４を注入する（ｄ）。
記載されている。単結晶Ｓｉ基板１に、５ｉｆｔ膜２に
よるパターンを用いて、Ｓｉを部分的にエツチング除去
して深さ数十μｍの分離溝８を形成する（ｃ）ａ Ｓｉ
ｎｇ膜２を除去した後、分離溝８を形成した面に酸素イ
オン４を注入する（ｄ）。
酸素イオンは、Ｓｉの表面近傍を通り過ぎ、内部で停止
する。その後、所定の熱処理を加えると、イオン注入層
５は、絶縁層に変化し、また、８１表面近傍の、注入に
よって生じた欠陥は回復する。
する。その後、所定の熱処理を加えると、イオン注入層
５は、絶縁層に変化し、また、８１表面近傍の、注入に
よって生じた欠陥は回復する。
単結晶ＳｉＭ！Ｉ内に絶縁Ｍ！５が埋め込まれた構造と
なる（ｅ）６次に、分離溝８を形成した面の、表面の単
結晶Ｓｉ上に数百μｍ厚の単結晶Ｓｉ支持体層１２を気
相エピタキシャル成長させ（ｆ）、基板の両面に所定の
研磨を施すと基板が完成する（ｇ）０本方法では、単結
晶Ｓｉの支持体層を得ることができ、前述の方法におけ
るものより基板の湾曲を低減できる。
なる（ｅ）６次に、分離溝８を形成した面の、表面の単
結晶Ｓｉ上に数百μｍ厚の単結晶Ｓｉ支持体層１２を気
相エピタキシャル成長させ（ｆ）、基板の両面に所定の
研磨を施すと基板が完成する（ｇ）０本方法では、単結
晶Ｓｉの支持体層を得ることができ、前述の方法におけ
るものより基板の湾曲を低減できる。
一方、第４図−■の方法は特開昭６０−１０１９４４号
公報に記載されている。所定の部分にエツチングを施し
除去したＳｉｎｇ膜２をマスクとして、ＳｉＭＩを部分
的にエツチング除去し、深さ数十μｍのいわゆるウェル
３を形成する（Ｃ）、ウェルを形成した面に、第４図−
■の説明で述べた酸素イオンの注入を行い（ｄ）、熱処
理を施して単結晶５ｉＰＩＩに埋め込゛まれた絶縁層５
を得る（ｅ）。
公報に記載されている。所定の部分にエツチングを施し
除去したＳｉｎｇ膜２をマスクとして、ＳｉＭＩを部分
的にエツチング除去し、深さ数十μｍのいわゆるウェル
３を形成する（Ｃ）、ウェルを形成した面に、第４図−
■の説明で述べた酸素イオンの注入を行い（ｄ）、熱処
理を施して単結晶５ｉＰＩＩに埋め込゛まれた絶縁層５
を得る（ｅ）。
その後、ウェルを形成した面に、単結晶Ｓｉ層７を気相
エピタキシャル成長させて、ウェルを埋め（ｆ）、当面
を所定の厚さだけ研磨すると基板が完成する（ｇ）。本
方法では、支持体が単結晶であるため、基板の湾曲が小
さい他、Ｓｉの堆積量と研磨量が小さいという利点もあ
る。
エピタキシャル成長させて、ウェルを埋め（ｆ）、当面
を所定の厚さだけ研磨すると基板が完成する（ｇ）。本
方法では、支持体が単結晶であるため、基板の湾曲が小
さい他、Ｓｉの堆積量と研磨量が小さいという利点もあ
る。
（発明が解決しようとする問題点１
以上述べた酸素のイオン注入を用いた改良法により基板
の湾曲量は低減できるが、いずれの方法も、形成できる
絶縁層の厚さは、約０．６μｍが上限であるという問題
があった０通常高圧ＩＣでは、絶縁耐圧の要求から、厚
さ１μｍ以上の絶縁層を用いていた１本発明の目的は、
湾曲が小さく、かつ厚さ１μｍ以上の絶縁層を有する基
板の製法を提供することにある。
の湾曲量は低減できるが、いずれの方法も、形成できる
絶縁層の厚さは、約０．６μｍが上限であるという問題
があった０通常高圧ＩＣでは、絶縁耐圧の要求から、厚
さ１μｍ以上の絶縁層を用いていた１本発明の目的は、
湾曲が小さく、かつ厚さ１μｍ以上の絶縁層を有する基
板の製法を提供することにある。
第４図の方法で得られる絶縁層の厚さの上限値について
説明する。第５図は加速エネルギー１５０Ｋ ｅ Ｖ
、イオン電流密度２５μＡ／ｊで酸素イオン０＋を注入
したＳｉ基板における酸素原子数とＳｉ原子数の比（Ｎ
ｏ ／ Ｎａｔ）の深さ分布プロフィールである＊ Ｎ
ｏ ／Ｎａｔは、ピークを持った対称な分布となってい
て、注入量が増えるとＮｏ ／ＮＢ１の値は、化学量論
的組成のそれがある２近くまで増大し、Ｎ ｏ ／ Ｎ
ｓ ｔ 二２である部分の厚さも増大する。ところで
、イオンの加速エネルギーを、第５図のプロフィールを
得た１５０ＫｅＶ以上に高くすることは、現状の注入装
置では困難であり、これ以上深い位置に注入はできない
、また、注入、へ量を増すと、酸査注入層が表面に達し
、表面部の・ノ ′Ｓｉの結晶性が阻害される。よって、第４図の方法に
おいて得られる絶縁層の厚さは、第Ｓ図かられかる様に
約０．６μｍが上限である。
説明する。第５図は加速エネルギー１５０Ｋ ｅ Ｖ
、イオン電流密度２５μＡ／ｊで酸素イオン０＋を注入
したＳｉ基板における酸素原子数とＳｉ原子数の比（Ｎ
ｏ ／ Ｎａｔ）の深さ分布プロフィールである＊ Ｎ
ｏ ／Ｎａｔは、ピークを持った対称な分布となってい
て、注入量が増えるとＮｏ ／ＮＢ１の値は、化学量論
的組成のそれがある２近くまで増大し、Ｎ ｏ ／ Ｎ
ｓ ｔ 二２である部分の厚さも増大する。ところで
、イオンの加速エネルギーを、第５図のプロフィールを
得た１５０ＫｅＶ以上に高くすることは、現状の注入装
置では困難であり、これ以上深い位置に注入はできない
、また、注入、へ量を増すと、酸査注入層が表面に達し
、表面部の・ノ ′Ｓｉの結晶性が阻害される。よって、第４図の方法に
おいて得られる絶縁層の厚さは、第Ｓ図かられかる様に
約０．６μｍが上限である。
従来の酸素のイオン注入を用いた方法において酸素イオ
ンを注入した後表面に厚さが高々０．８μｍ程度のＳｉ
単結晶をエピタキシャル成長させ、この成長層に酸素イ
オンを注入する。上記目的は、このエピタキシャル成長
と酸素イオンの注入を所定の回数繰り返す工程を付加す
ることで達成される。
ンを注入した後表面に厚さが高々０．８μｍ程度のＳｉ
単結晶をエピタキシャル成長させ、この成長層に酸素イ
オンを注入する。上記目的は、このエピタキシャル成長
と酸素イオンの注入を所定の回数繰り返す工程を付加す
ることで達成される。
酸素イオンを１回注入した後、基板表面に厚さが、高々
約０．８μｍの単結晶Ｓｉ層をエピタキシャル成長させ
て、絶縁層を厚くするためにイオン注入を追加して行う
領域を形成する。これにイオン注入を行うと、先に形成
されたイオン注入層の厚さに、新たに形成されたイオン
注入層の厚さが加えられ絶縁層厚は増大する。
約０．８μｍの単結晶Ｓｉ層をエピタキシャル成長させ
て、絶縁層を厚くするためにイオン注入を追加して行う
領域を形成する。これにイオン注入を行うと、先に形成
されたイオン注入層の厚さに、新たに形成されたイオン
注入層の厚さが加えられ絶縁層厚は増大する。
以下、本発明の実施例を第１図により説明する。
単結晶Ｓｉ基板１の表面に、酸化膜２のパターンを形成
しくｂ）、これをマスクとして、Ｓｉ層をＫＯＨ系の液
でエツチング除去して深さ５０μｍのウェルを形成した
（Ｃ）、マスク用の酸化膜を除去した後、ウェルを形成
した面に、加速エネルギー１５０ＫｅＶで酸素イオン０
÷４を注入した（ｄ） −）’−スＪｔ＋！２．４ Ｘ
１０”ｃｓｉ−” テｔｂツタ。
しくｂ）、これをマスクとして、Ｓｉ層をＫＯＨ系の液
でエツチング除去して深さ５０μｍのウェルを形成した
（Ｃ）、マスク用の酸化膜を除去した後、ウェルを形成
した面に、加速エネルギー１５０ＫｅＶで酸素イオン０
÷４を注入した（ｄ） −）’−スＪｔ＋！２．４ Ｘ
１０”ｃｓｉ−” テｔｂツタ。
次に、基板表面に０．７μｍ厚の単結晶Ｓｉ層６を気相
エピタキシャル成長させ（ｆ）、加速エネルギー１５０
ＫｅＶ、３Ｘ１０”ａｍ−”のドーズ量で酸素イオンＱ
＋ ４をイオン注入する（ｇ）工程を２度繰り返し、厚
さ１．８μｍの絶縁層５を得た（ｈ）、基板に１１５０
’ｃ、２ｈｒのアニールを施してＳｉ表面近傍の結晶性
を回復させた後。
エピタキシャル成長させ（ｆ）、加速エネルギー１５０
ＫｅＶ、３Ｘ１０”ａｍ−”のドーズ量で酸素イオンＱ
＋ ４をイオン注入する（ｇ）工程を２度繰り返し、厚
さ１．８μｍの絶縁層５を得た（ｈ）、基板に１１５０
’ｃ、２ｈｒのアニールを施してＳｉ表面近傍の結晶性
を回復させた後。
基板のウェルを形成した側の面に１５０μｍ厚の単結晶
Ｓｉ層を気相エピタキシャル成長させてウェルを埋め、
この面を研磨して、エピタキシャル成長層７が、絶縁層
５によって隔離された状態になる様にして、基板を完成
した（ｊ）、ここで、酸素イオン注入と単結晶Ｓｉ層の
エピタキシャル、成長を２度繰り返したが、所望の膜厚
値により、ξ″繰り返しの回数は、自由に選択できる。
Ｓｉ層を気相エピタキシャル成長させてウェルを埋め、
この面を研磨して、エピタキシャル成長層７が、絶縁層
５によって隔離された状態になる様にして、基板を完成
した（ｊ）、ここで、酸素イオン注入と単結晶Ｓｉ層の
エピタキシャル、成長を２度繰り返したが、所望の膜厚
値により、ξ″繰り返しの回数は、自由に選択できる。
また、絶縁層形成のために注入するイオンとして、酸素
イオンの他、窒素イオン等を用いても良い、また第４図
−Ｉの方法に、この膜厚増大法を適用しても良い、・ 〔発明の効果〕 本発明によれば、従来の酸素イオンの注入で絶縁層を形
成する湾曲低減法において、絶縁層膜厚を所望の量だけ
増大できるので、従来の製法による基板に較べて、絶縁
膜厚を維持しつつ湾曲量を低減できる効果がある。
イオンの他、窒素イオン等を用いても良い、また第４図
−Ｉの方法に、この膜厚増大法を適用しても良い、・ 〔発明の効果〕 本発明によれば、従来の酸素イオンの注入で絶縁層を形
成する湾曲低減法において、絶縁層膜厚を所望の量だけ
増大できるので、従来の製法による基板に較べて、絶縁
膜厚を維持しつつ湾曲量を低減できる効果がある。
第１図は本発明の一実施例による製造工程を示す基板の
縦断面図、第２図は従来法による製造工程を示す基板の
縦断面図、第３図は基板が湾曲した状態の概念図、第４
図は従来法を改良した方法による基板の作製プロセスフ
ロー図、第５図は酸素イオンを注入したＳｉ単結晶基板
表面部における酸素原子数とＳｉ原子数の比の深さ分布
図である。
縦断面図、第２図は従来法による製造工程を示す基板の
縦断面図、第３図は基板が湾曲した状態の概念図、第４
図は従来法を改良した方法による基板の作製プロセスフ
ロー図、第５図は酸素イオンを注入したＳｉ単結晶基板
表面部における酸素原子数とＳｉ原子数の比の深さ分布
図である。
Claims (1)
- １、単結晶Ｓｉウェハ表面の所定の部分を所定の深さだ
けエッチング除去する工程と、エッチング除去を施した
側の面にイオンを注入する工程と、イオンを注入したＳ
ｉ表面上にＳｉをエピタキシャル成長させ、かつエピタ
キシャル成長層に、イオンを注入することを所望の回数
だけ繰り返す工程と、イオン注入層を絶縁層に変化させ
る工程と、Ｓｉをエピタキシャル成長させてウェハのエ
ッチングで除去された部分を単結晶Ｓｉで埋める工程と
、研磨除去により、エピタキシャル成長層間が、絶縁層
によつて分離された形にする工程を有することを特徴と
する誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3329587A JPS63202033A (ja) | 1987-02-18 | 1987-02-18 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3329587A JPS63202033A (ja) | 1987-02-18 | 1987-02-18 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202033A true JPS63202033A (ja) | 1988-08-22 |
Family
ID=12382549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3329587A Pending JPS63202033A (ja) | 1987-02-18 | 1987-02-18 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63202033A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183775A (en) * | 1990-01-23 | 1993-02-02 | Applied Materials, Inc. | Method for forming capacitor in trench of semiconductor wafer by implantation of trench surfaces with oxygen |
| US5217908A (en) * | 1990-06-20 | 1993-06-08 | Fujitsu Limited | Semiconductor device having an insulator film of silicon oxide in which oh ions are incorporated |
| US5422299A (en) * | 1989-09-11 | 1995-06-06 | Purdue Research Foundation | Method of forming single crystalline electrical isolated wells |
| KR100918773B1 (ko) | 2002-12-23 | 2009-09-24 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
-
1987
- 1987-02-18 JP JP3329587A patent/JPS63202033A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422299A (en) * | 1989-09-11 | 1995-06-06 | Purdue Research Foundation | Method of forming single crystalline electrical isolated wells |
| US5183775A (en) * | 1990-01-23 | 1993-02-02 | Applied Materials, Inc. | Method for forming capacitor in trench of semiconductor wafer by implantation of trench surfaces with oxygen |
| US5217908A (en) * | 1990-06-20 | 1993-06-08 | Fujitsu Limited | Semiconductor device having an insulator film of silicon oxide in which oh ions are incorporated |
| KR100918773B1 (ko) | 2002-12-23 | 2009-09-24 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
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