JPS63204455A - インタ−フエイス回路 - Google Patents
インタ−フエイス回路Info
- Publication number
- JPS63204455A JPS63204455A JP62036947A JP3694787A JPS63204455A JP S63204455 A JPS63204455 A JP S63204455A JP 62036947 A JP62036947 A JP 62036947A JP 3694787 A JP3694787 A JP 3694787A JP S63204455 A JPS63204455 A JP S63204455A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- circuit
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
- G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はマイクロコンピュータ応用機器のインターフ
ェイス回路に係り、更に詳しくはマイクロコンピュータ
の命令フェッチ時にデータを出力するインターフェイス
回路に関するものである。
ェイス回路に係り、更に詳しくはマイクロコンピュータ
の命令フェッチ時にデータを出力するインターフェイス
回路に関するものである。
［従 来 例］
従来、この種のマイクロコンピュータ応用機器、例えば
ＥＣＲにおいては、外部からのデータ等の要求に対して
高速で応答するために、第２図に示すような専用ハード
ウェア回路１が設けられている。この専用ハードウェア
回路１は、ＣＰＵ２にてメモリ（以下ＲＯＭと記す）３
のプログラムにしたがって所定のコードに変換されてメ
モリに記憶された入力データを複数の出力ラッチ回路に
ラッチする。そして、外部から（例えばＥＣＲキ−ボー
ドの操作による）のアドレス指定信号が入力されると、
その複数の出力ラッチ回路の何れか１つの出力ラッチ回
路が選択され、その選択された出力ラッチ回路にラッチ
されているデータが出力される。
ＥＣＲにおいては、外部からのデータ等の要求に対して
高速で応答するために、第２図に示すような専用ハード
ウェア回路１が設けられている。この専用ハードウェア
回路１は、ＣＰＵ２にてメモリ（以下ＲＯＭと記す）３
のプログラムにしたがって所定のコードに変換されてメ
モリに記憶された入力データを複数の出力ラッチ回路に
ラッチする。そして、外部から（例えばＥＣＲキ−ボー
ドの操作による）のアドレス指定信号が入力されると、
その複数の出力ラッチ回路の何れか１つの出力ラッチ回
路が選択され、その選択された出力ラッチ回路にラッチ
されているデータが出力される。
［発明が解決しようとする問題点］
しかしながら、上記専用ハードウェア回路１は、Ｄ Ｍ
Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）
コントローラを用いているため、データを出力する際Ｃ
ＰＵ２の動作を一時停止することになり、ＣＰＵ２の処
理速度を低下させるだけでなく、プログラムにタイマの
ルーチンがある場合、そのタイマに誤差を生じてしまう
という問題点があった。さらに、このような専用ハード
ウェア回路１に設けられるラッチ回路は、外部からのア
ドレス指定信号の数（ＥＣＲキーボードのキーの数）が
多くなると、その回路の規模が大きくなり、コスト高に
なるという問題点があった。また、この種の専用ハード
ウェア回路１は、それぞれ機種に応じた専用のものであ
るため、汎用性に欠けるという問題点があった。
Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）
コントローラを用いているため、データを出力する際Ｃ
ＰＵ２の動作を一時停止することになり、ＣＰＵ２の処
理速度を低下させるだけでなく、プログラムにタイマの
ルーチンがある場合、そのタイマに誤差を生じてしまう
という問題点があった。さらに、このような専用ハード
ウェア回路１に設けられるラッチ回路は、外部からのア
ドレス指定信号の数（ＥＣＲキーボードのキーの数）が
多くなると、その回路の規模が大きくなり、コスト高に
なるという問題点があった。また、この種の専用ハード
ウェア回路１は、それぞれ機種に応じた専用のものであ
るため、汎用性に欠けるという問題点があった。
この発明は上記問題点に鑑みなされたものであり、その
目的はマイクロコンピュータの処理速度を低下させず、
低コストで汎用性のあるインターフェイス回路を提供す
ることにある。
目的はマイクロコンピュータの処理速度を低下させず、
低コストで汎用性のあるインターフェイス回路を提供す
ることにある。
［問題点を解決するための手段］
上記目的を達成するために、この発明は、マイクロコン
ピュータにてコード変換した入力データを記憶する出力
データ用メモリと、該メモリのアドレスを指定するため
に、前記マイクロコンピュータのアドレス信号と外部か
らのアドレス信号とを前記マイクロコンピュータの命令
フェッチ時の制御信号により切り換えるアドレスバス切
り換え回路と、前記制御信号を所定時間遅延する遅延回
路と、前記遅延された制御信号にて前記出力データ用メ
モリから読み出されるデータをラッチすると共に、外部
に出力する出力ラッチ回路と、前記出力データ用メモリ
からデータが読み出される際に、前記マイクロコンピュ
ータのデータバスを前記メモリから切り離すデータバス
切り換え回路とを備え、前記マイクロコンピュータの命
令フェッチ時に外部からのアドレス信号によりデータを
前記出力データ用メモリから読み出し、前記出力ラッチ
回路から出力するようにしたものである。
ピュータにてコード変換した入力データを記憶する出力
データ用メモリと、該メモリのアドレスを指定するため
に、前記マイクロコンピュータのアドレス信号と外部か
らのアドレス信号とを前記マイクロコンピュータの命令
フェッチ時の制御信号により切り換えるアドレスバス切
り換え回路と、前記制御信号を所定時間遅延する遅延回
路と、前記遅延された制御信号にて前記出力データ用メ
モリから読み出されるデータをラッチすると共に、外部
に出力する出力ラッチ回路と、前記出力データ用メモリ
からデータが読み出される際に、前記マイクロコンピュ
ータのデータバスを前記メモリから切り離すデータバス
切り換え回路とを備え、前記マイクロコンピュータの命
令フェッチ時に外部からのアドレス信号によりデータを
前記出力データ用メモリから読み出し、前記出力ラッチ
回路から出力するようにしたものである。
［実 施 例］
以下、この発明の実施例を第１図に基づいて説明する。
なお、図中、第２図と同一部分には同一符号を付し重複
説明を省略する。
説明を省略する。
図において、５はインターフェイス回路であり、このイ
ンターフェイス回路５には、アドレスバス２ａのアドレ
ス信号と外部からのアドレス指定信号６とをＣＰＵ２の
制御信号（Ｍ １信号）によって切り換えるアドレスバ
ス切り換え回路５ａ、同回路５ａにて切り換えられたア
ドレス信号でアドレス指定され、この指定でデータの記
憶、読み出しを行う出力用メモリ５ｂ、この記憶、読み
出しの際にデータバス２ｂとデータサブバス５ｃとの接
続、切り離しをＣＰＵ２のＲＤ倍信号ＷＲ倍信号よって
行うデータバス切り換え回路５ｄ、Ｍ１信号を所定時間
遅延する遅延回路５ｅ、出力データ用メモリ５ｂに記憶
された出力データを遅延回路５ｅによって遅延されたＭ
□倍信号よってラッチする出力ラッチ回路５ｆ等が設け
られている。
ンターフェイス回路５には、アドレスバス２ａのアドレ
ス信号と外部からのアドレス指定信号６とをＣＰＵ２の
制御信号（Ｍ １信号）によって切り換えるアドレスバ
ス切り換え回路５ａ、同回路５ａにて切り換えられたア
ドレス信号でアドレス指定され、この指定でデータの記
憶、読み出しを行う出力用メモリ５ｂ、この記憶、読み
出しの際にデータバス２ｂとデータサブバス５ｃとの接
続、切り離しをＣＰＵ２のＲＤ倍信号ＷＲ倍信号よって
行うデータバス切り換え回路５ｄ、Ｍ１信号を所定時間
遅延する遅延回路５ｅ、出力データ用メモリ５ｂに記憶
された出力データを遅延回路５ｅによって遅延されたＭ
□倍信号よってラッチする出力ラッチ回路５ｆ等が設け
られている。
次に、」二記構成のインターフェイス回路の動作を説明
する。
する。
まず、英数字キーボードの操作等によりＣＰＵ２のポー
トからデータが入力されると、その入力データ（例えば
ｒＡＪに該当するデータ）を所定のコード変換にて出力
データ（例えば「４１」のコードデータ）としデータバ
ス２ｂに出力する。
トからデータが入力されると、その入力データ（例えば
ｒＡＪに該当するデータ）を所定のコード変換にて出力
データ（例えば「４１」のコードデータ）としデータバ
ス２ｂに出力する。
このとき、ＣＰＵ２の動作が書き込みサイクルであるた
め、そのＣＰＵ２からＭ１信号が出力されず、アドレス
バス切り換え回路５ａはアドレスバス２ａを有効として
ＣＰＵ２のアドレス信号を出力データ用メモリ５ｂに出
力し、データバス切り換え回路５ｄはデータバス２ｂを
有効とし、そのデータを出力データ用メモリ５ｂに出力
する。このようにして、出力データ用メモリ５ｂにはそ
のコード変換されたデータが記憶される。
め、そのＣＰＵ２からＭ１信号が出力されず、アドレス
バス切り換え回路５ａはアドレスバス２ａを有効として
ＣＰＵ２のアドレス信号を出力データ用メモリ５ｂに出
力し、データバス切り換え回路５ｄはデータバス２ｂを
有効とし、そのデータを出力データ用メモリ５ｂに出力
する。このようにして、出力データ用メモリ５ｂにはそ
のコード変換されたデータが記憶される。
そして、ＣＰＵ２がＺ８０ （商品名）である場合、
ＣＰ Ｕ ２の命令フェッチ（Ｍ１サイクル）時には、
そのＣＰＵ２からＭ工信号が出力され、アドレスバス切
り換え回路５ａは外部からのアドレス指定信号を有効と
して出力データ用メモリ５ｂに出力する。また、データ
バス切り換え回路５ｄはデータバス２ｂとアドレスサブ
バス５Ｃとを切り離すことになる。これにより、その外
部からのアドレス指定信号により出力データ用メモリ５
ｂからデータがデータサブバス５Ｃを介して出力ラッチ
回路５ｆに出力される。出力ラッチ回路５ｆは遅延回路
５ｅにて遅延されたＭ工信号によってその出力データを
ラッチすると共に、外部に出力する。
ＣＰ Ｕ ２の命令フェッチ（Ｍ１サイクル）時には、
そのＣＰＵ２からＭ工信号が出力され、アドレスバス切
り換え回路５ａは外部からのアドレス指定信号を有効と
して出力データ用メモリ５ｂに出力する。また、データ
バス切り換え回路５ｄはデータバス２ｂとアドレスサブ
バス５Ｃとを切り離すことになる。これにより、その外
部からのアドレス指定信号により出力データ用メモリ５
ｂからデータがデータサブバス５Ｃを介して出力ラッチ
回路５ｆに出力される。出力ラッチ回路５ｆは遅延回路
５ｅにて遅延されたＭ工信号によってその出力データを
ラッチすると共に、外部に出力する。
このように、ＣＰＵ２は入力データを所定のコードに変
換して記憶したデータを通常の書き込みサイクルにてイ
ンターフェイス回路の出力データ用メモリ５ｂに記憶す
る。そして、外部からのその出力データの要求に対して
は、外部からのアドレス指定を出力ラッチ回路の選択信
号としてでなく、出力データ用メモリのアドレス指定信
号としているので、複数もの出力ラッチ回路を必要とし
ない６しかもそのアドレス指定がＣＰＵ２の命令フェッ
チサイクル時になされるようにしたので、ＣＰＵ２の動
作を一時停止させずに必要な出力データの要求に対して
応答することかで・きる。
換して記憶したデータを通常の書き込みサイクルにてイ
ンターフェイス回路の出力データ用メモリ５ｂに記憶す
る。そして、外部からのその出力データの要求に対して
は、外部からのアドレス指定を出力ラッチ回路の選択信
号としてでなく、出力データ用メモリのアドレス指定信
号としているので、複数もの出力ラッチ回路を必要とし
ない６しかもそのアドレス指定がＣＰＵ２の命令フェッ
チサイクル時になされるようにしたので、ＣＰＵ２の動
作を一時停止させずに必要な出力データの要求に対して
応答することかで・きる。
［発明の効果］
以上説明したように、この発明のインターフェイス回路
によれば、出力データを通常の書き込みサイクルにて出
力データ用メモリに記憶し、外部からの出力データの要
求に対しては命令フェッチ時にて応答するようにしたの
で、ＣＰＵの命令フェッチ時における外部からのアドレ
ス指定信号によりデータを出力することができ、したが
ってＣＰＵの処理速度を低下させることもない。また、
この発明によれば、データを出力するための出力ラッチ
回路の数も従来に比べて極めて少なくなるため、簡単な
構造にでき、コストを下げることができる。更に、この
発明によれば、命令フェッチ時に制御信号（Ｍ １信号
）を出力するＣＰＵによって制御されるマイクロコンピ
ュータ応用機器に用いることができ、したがって汎用性
に優れるという効果がある。
によれば、出力データを通常の書き込みサイクルにて出
力データ用メモリに記憶し、外部からの出力データの要
求に対しては命令フェッチ時にて応答するようにしたの
で、ＣＰＵの命令フェッチ時における外部からのアドレ
ス指定信号によりデータを出力することができ、したが
ってＣＰＵの処理速度を低下させることもない。また、
この発明によれば、データを出力するための出力ラッチ
回路の数も従来に比べて極めて少なくなるため、簡単な
構造にでき、コストを下げることができる。更に、この
発明によれば、命令フェッチ時に制御信号（Ｍ １信号
）を出力するＣＰＵによって制御されるマイクロコンピ
ュータ応用機器に用いることができ、したがって汎用性
に優れるという効果がある。
第１図はこの発明の一実施例を示すインターフェイス回
路のブロック図、第２図は従来のインターフェイス回路
である専用ハードウェア回路を説明するための回路ブロ
ック図である。 図中、１は専用ハードウェア回路、２はマイクロコンピ
ュータ（ＣＰＵ）、２ａはアドレスバス、２ｂはデータ
バス、３はメモリ（ＲＯＭ） 、５はインターフェイス
回路、５ａはアドレスバス切り換え回路、５ｂは出力デ
ータ用メモリ、５ｃはデータサブバス、５ｄはデータバ
ス切り換え回路、５ｅは遅延回路、５ｆは出力ラッチ回
路である。
路のブロック図、第２図は従来のインターフェイス回路
である専用ハードウェア回路を説明するための回路ブロ
ック図である。 図中、１は専用ハードウェア回路、２はマイクロコンピ
ュータ（ＣＰＵ）、２ａはアドレスバス、２ｂはデータ
バス、３はメモリ（ＲＯＭ） 、５はインターフェイス
回路、５ａはアドレスバス切り換え回路、５ｂは出力デ
ータ用メモリ、５ｃはデータサブバス、５ｄはデータバ
ス切り換え回路、５ｅは遅延回路、５ｆは出力ラッチ回
路である。
Claims (1)
- 【特許請求の範囲】 マイクロコンピュータにてコード変換した入力データを
記憶する出力データ用メモリと、 該メモリのアドレスを指定するために、前記マイクロコ
ンピュータのアドレス信号と外部からのアドレス信号と
を前記マイクロコンピュータの命令フェッチ時の制御信
号により切り換えるアドレスバス切り換え回路と、 前記制御信号を所定時間遅延する遅延回路と、前記遅延
された制御信号にて前記出力データ用メモリから読み出
されるデータをラッチすると共に、外部に出力する出力
ラッチ回路と、 前記出力データ用メモリからデータが読み出される際に
、前記マイクロコンピュータのデータバスを前記メモリ
から切り離すデータバス切り換え回路とを備え、 前記マイクロコンピュータの命令フェッチ時に外部から
のアドレス信号によりデータを前記出力データ用メモリ
から読み出し、前記出力ラッチ回路から出力するように
したことを特徴とするインターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036947A JPS63204455A (ja) | 1987-02-20 | 1987-02-20 | インタ−フエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036947A JPS63204455A (ja) | 1987-02-20 | 1987-02-20 | インタ−フエイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204455A true JPS63204455A (ja) | 1988-08-24 |
Family
ID=12483944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036947A Pending JPS63204455A (ja) | 1987-02-20 | 1987-02-20 | インタ−フエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63204455A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671129A (en) * | 1979-11-15 | 1981-06-13 | Fujitsu Ltd | Data processing system |
-
1987
- 1987-02-20 JP JP62036947A patent/JPS63204455A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671129A (en) * | 1979-11-15 | 1981-06-13 | Fujitsu Ltd | Data processing system |
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