JPS63207172A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63207172A JPS63207172A JP62039023A JP3902387A JPS63207172A JP S63207172 A JPS63207172 A JP S63207172A JP 62039023 A JP62039023 A JP 62039023A JP 3902387 A JP3902387 A JP 3902387A JP S63207172 A JPS63207172 A JP S63207172A
- Authority
- JP
- Japan
- Prior art keywords
- film
- emitter
- layer
- polysilicon
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明、は、半導体装置に係わり、特にＭ ＯＳ型のメ
モリセルとバイポーラトランジスタとを同一基板上に形
成したＢ１−ＭＯＳ構造の半導体装置に関する。
モリセルとバイポーラトランジスタとを同一基板上に形
成したＢ１−ＭＯＳ構造の半導体装置に関する。
（従来の技術）
近年、半導体製造技術の進歩、特に微細加工技術の進歩
に伴い、ＭｏＳ型メモリのような半導体記憶装置の集積
度が高まっている。また、メモリアクセスの高速化をは
かるために、ＭＯＳ型メモリセルとバイポーラトランジ
スタとを同一基板上に形成したＢｉ−ＣＭＯ３のＤ Ｒ
Ａ Ｍが開発されている。Ｂ１−ＣＭＯＳ技術を利用し
たＤＲＡＭにおいては、文献（Ｉ ＥＤＭ８６゜ｐ８０
２）にあるように、第１の配線材料（ポリシリコン）を
メモリキャパシタ電極とし、第２の配線材料をＭＯＳト
ランジスタのゲート電極及びワード線とし、Ａ、＋７−
Ｓｔ金合金らなる第３の配線材料をビット線及びエミッ
タ電極としている。
に伴い、ＭｏＳ型メモリのような半導体記憶装置の集積
度が高まっている。また、メモリアクセスの高速化をは
かるために、ＭＯＳ型メモリセルとバイポーラトランジ
スタとを同一基板上に形成したＢｉ−ＣＭＯ３のＤ Ｒ
Ａ Ｍが開発されている。Ｂ１−ＣＭＯＳ技術を利用し
たＤＲＡＭにおいては、文献（Ｉ ＥＤＭ８６゜ｐ８０
２）にあるように、第１の配線材料（ポリシリコン）を
メモリキャパシタ電極とし、第２の配線材料をＭＯＳト
ランジスタのゲート電極及びワード線とし、Ａ、＋７−
Ｓｔ金合金らなる第３の配線材料をビット線及びエミッ
タ電極としている。
第２図は、このＤＲＡＭの要部構成を示す断面図である
。図中４１は第１の配線材料としてのポリシリコンから
なるキャパシタ電極、４２は第２の配線材料としてのポ
リシリコンからなるゲート電極、４３は第３の配線材料
としてのＡノーＳｉからなるビット線及びエミッタ電極
を示している。
。図中４１は第１の配線材料としてのポリシリコンから
なるキャパシタ電極、４２は第２の配線材料としてのポ
リシリコンからなるゲート電極、４３は第３の配線材料
としてのＡノーＳｉからなるビット線及びエミッタ電極
を示している。
また、４４はキャパシタ電極４１と共にＭＯＳキャパシ
タを形成するためのｎ十拡散層、４５はｎチャネルトラ
ンジスタのソース・ドレインをなすｎ十拡散層、４６は
ｎチャネルトランジスタのソース・ドレインをなすｐ十
拡散層、４７はバイポーラトランジスタのエミッタ層を
なすｎ十拡散層である。
タを形成するためのｎ十拡散層、４５はｎチャネルトラ
ンジスタのソース・ドレインをなすｎ十拡散層、４６は
ｎチャネルトランジスタのソース・ドレインをなすｐ十
拡散層、４７はバイポーラトランジスタのエミッタ層を
なすｎ十拡散層である。
しかしながら、この種の装置にあっては次のような問題
があった。即ち、Ａ Ｊ Ｓ ｉでエミッタのｎ十拡
散層４７にコンタクトを取る場合には、ＡＩ！−Ｓｉと
ベース（ｐ層）との短絡を防ぐため、ｎ十拡散層４７は
比較的深くしなければならない。
があった。即ち、Ａ Ｊ Ｓ ｉでエミッタのｎ十拡
散層４７にコンタクトを取る場合には、ＡＩ！−Ｓｉと
ベース（ｐ層）との短絡を防ぐため、ｎ十拡散層４７は
比較的深くしなければならない。
このため、エミッターベース間の寄生容量が増大する。
また、ｎ十拡散層４７の形成後電極を取るコンタクト穴
を開けるため、その合わせ余裕を取らなければならない
。このため、エミッタのｎ＋拡散層４７は大きくなり、
エミッターベース間の 。
を開けるため、その合わせ余裕を取らなければならない
。このため、エミッタのｎ＋拡散層４７は大きくなり、
エミッターベース間の 。
寄生容量増大し、さらにベース抵抗も増大してバイポー
ラトランジスタの性能低下を招く問題がある。
ラトランジスタの性能低下を招く問題がある。
また、エミッタコンタクトをＡ、ｆ？で形成するバイポ
ーラトランジスタは、ポリシリコンを用いるトランジス
タに比べ、エミッタ接地増幅率ｈｆｅが向上しない。さ
らに、エミッタ、ベース、コレクタ共に１層のＡ、ｆ？
で配線するため、各端子間の距離がＡＩのライン／スペ
ースで決り、高集積化する場合は不利である。
ーラトランジスタは、ポリシリコンを用いるトランジス
タに比べ、エミッタ接地増幅率ｈｆｅが向上しない。さ
らに、エミッタ、ベース、コレクタ共に１層のＡ、ｆ？
で配線するため、各端子間の距離がＡＩのライン／スペ
ースで決り、高集積化する場合は不利である。
（発明が解決しようとする問題点）
このように従来のＢｉ−ＭＯＳ構造の
ＤＲＡＭにおいては、第３の配線材料としてＡＩ！−Ｓ
ｉを用いているため、エミッターベース間の寄生容量が
増大し、バイポーラトランジスタの性能低下（高周波特
性の劣化）を招く。さらに、エミッタのｎ十拡散層形成
後にコンタクト穴を開けるため、その合わせ余裕を取る
必要があり、高集積化に不利であった。
ｉを用いているため、エミッターベース間の寄生容量が
増大し、バイポーラトランジスタの性能低下（高周波特
性の劣化）を招く。さらに、エミッタのｎ十拡散層形成
後にコンタクト穴を開けるため、その合わせ余裕を取る
必要があり、高集積化に不利であった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、Ｂ１−ＭＯＳ構造のＤＲＡＭにおいて
、バイポーラトランジスタの性能を落とすことなく、高
集積可能な構造を実現でき、高速動作が可能で高信頼性
の半導体装置を提供することにある。
とするところは、Ｂ１−ＭＯＳ構造のＤＲＡＭにおいて
、バイポーラトランジスタの性能を落とすことなく、高
集積可能な構造を実現でき、高速動作が可能で高信頼性
の半導体装置を提供することにある。
［発明の構成コ
（問題点を解決するための手段）
本発明の骨子は、Ｂｉ−ＭＯＳ構造の
ＤＲＡＭにおける３層目の配線を不純物ドープのポリシ
リコンとし、これをバイポーラトランジスタのエミッタ
電極に用い、ビットラインコンタクトとエミッタコンタ
クト（ダイレクトコンタクト）を同時形成することにあ
る。
リコンとし、これをバイポーラトランジスタのエミッタ
電極に用い、ビットラインコンタクトとエミッタコンタ
クト（ダイレクトコンタクト）を同時形成することにあ
る。
即ち本発明は、半導体基板にＭＯＳトランジスタ及びＭ
ＯＳキャパシタからなるＭＯＳ型メモリ素子とバイポー
ラトランジスタとを形成した半導体装置であって、第１
の配線材料をキャパシタ絶縁膜を介してのキャパシタ電
極とし、第２の配線材料をＭＯＳトランジスタのゲート
電極及びメモリ素子部のワード線とし、第３の配線材料
をメモリ素子部のビット線及びバイポーラトランジスタ
のエミッタ電極とした半導体装置において、前記第３の
配線材料をポリシリコン膜、或いはポリシリコン膜と金
属若しくはそのシリサイド膜との多層膜で形成するよう
にしたものである。
ＯＳキャパシタからなるＭＯＳ型メモリ素子とバイポー
ラトランジスタとを形成した半導体装置であって、第１
の配線材料をキャパシタ絶縁膜を介してのキャパシタ電
極とし、第２の配線材料をＭＯＳトランジスタのゲート
電極及びメモリ素子部のワード線とし、第３の配線材料
をメモリ素子部のビット線及びバイポーラトランジスタ
のエミッタ電極とした半導体装置において、前記第３の
配線材料をポリシリコン膜、或いはポリシリコン膜と金
属若しくはそのシリサイド膜との多層膜で形成するよう
にしたものである。
（作用）
本発明によれば、バイポーラトランジスタはポリシリコ
ンエミッタ電極構造となり、Ａ、ｆでエミッタ拡散層に
コンタクトを取る場合に比べ、エミッタ接地増幅率ｈｆ
ｏか高くなる。また、エミッ夕波散層と配線材料とをコ
ンタクトするだめののマスク合わせ余裕が不要となり、
エミッタ拡散層の面積を縮小でき、高集積化が可能であ
る。さらに、エミッタ拡散層を浅くすることができ、エ
ミッターベース間の寄生容量が減るため、高周波特性が
向上する。
ンエミッタ電極構造となり、Ａ、ｆでエミッタ拡散層に
コンタクトを取る場合に比べ、エミッタ接地増幅率ｈｆ
ｏか高くなる。また、エミッ夕波散層と配線材料とをコ
ンタクトするだめののマスク合わせ余裕が不要となり、
エミッタ拡散層の面積を縮小でき、高集積化が可能であ
る。さらに、エミッタ拡散層を浅くすることができ、エ
ミッターベース間の寄生容量が減るため、高周波特性が
向上する。
また、３層目の配線をポリサイド等の手法により低抵抗
化すれば、エミッタの配線として用いることができ、ベ
ース、コレクタと別の配線層で配線できるため、占有面
積のより一層の縮小化が可能となる。
化すれば、エミッタの配線として用いることができ、ベ
ース、コレクタと別の配線層で配線できるため、占有面
積のより一層の縮小化が可能となる。
（実施例）
以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わるＢｉ−ＭＯ３構造の
ＤＲＡＭセルの製造工程を示す断面図である。なお、１
つのメモリセルは、１トランジスタ／１キヤパシタから
形成されるものである。
ＤＲＡＭセルの製造工程を示す断面図である。なお、１
つのメモリセルは、１トランジスタ／１キヤパシタから
形成されるものである。
まず、第１図（ａ）に示す如く、ｐ型Ｓｉ基板１１の表
面に酸化膜１２を形成し、所定の領域に残したレジスト
１３をマスクとして、例えばボロンをドーズ量５ Ｘ
１０１３ａｒｒり、加速電圧１５０ＫｅＶでドーピング
し、ｐ十埋込み層１４を形成する。この埋込み層１４は
、後述する素子分離領域の反転防止層となるものである
。
面に酸化膜１２を形成し、所定の領域に残したレジスト
１３をマスクとして、例えばボロンをドーズ量５ Ｘ
１０１３ａｒｒり、加速電圧１５０ＫｅＶでドーピング
し、ｐ十埋込み層１４を形成する。この埋込み層１４は
、後述する素子分離領域の反転防止層となるものである
。
次いで、レジスト１３を除去したのち、第１図（ｂ）に
示す如く、別の所定領域に残したレジスト１５をマスク
として、例えば砒素をドーズ量５１５−。
示す如く、別の所定領域に残したレジスト１５をマスク
として、例えば砒素をドーズ量５１５−。
×１００ 、加速電圧４０ＫｅＶでドーピングし、高濃
度のｎ十埋込み層１６を形成する。この埋込み層１６は
、後述するバイポーラトランジスタのコレクタ埋込み層
となるものである。
度のｎ十埋込み層１６を形成する。この埋込み層１６は
、後述するバイポーラトランジスタのコレクタ埋込み層
となるものである。
次いで、レジスト１５及び酸化膜１２を除去したのち、
第１図（Ｃ）′に示す如く、基板１１上に、例えばｐ型
Ｓｉのエピタキシャル成長層１７を形成する。その後、
第１図（ｄ）に示す如く、所定の領域に不純物をドーピ
ングすることにより、ｐウェル１８及びｎウェル１９を
形成し、素子分離領域の一部を酸化することにより素子
分離用絶縁膜２０を形成する。
第１図（Ｃ）′に示す如く、基板１１上に、例えばｐ型
Ｓｉのエピタキシャル成長層１７を形成する。その後、
第１図（ｄ）に示す如く、所定の領域に不純物をドーピ
ングすることにより、ｐウェル１８及びｎウェル１９を
形成し、素子分離領域の一部を酸化することにより素子
分離用絶縁膜２０を形成する。
次いで、第１図（ｅ）に示す如く、バイポーラトランジ
スタのコレクタ領域にｎ型不純物をドーピングして高濃
度で深いｎ中波散層２２を形成する。さらに、前記素子
分離用絶縁膜２０を形成していない素子分離領域の基板
を反応性イオンエツチング（ＲＩ Ｅ）によりエツチン
グして素子分離用溝２１を形成する。このとき、溝２１
の少なくとも底面の一部或いは全部は前記ｐ十埋込み層
１４に接するようにする。
スタのコレクタ領域にｎ型不純物をドーピングして高濃
度で深いｎ中波散層２２を形成する。さらに、前記素子
分離用絶縁膜２０を形成していない素子分離領域の基板
を反応性イオンエツチング（ＲＩ Ｅ）によりエツチン
グして素子分離用溝２１を形成する。このとき、溝２１
の少なくとも底面の一部或いは全部は前記ｐ十埋込み層
１４に接するようにする。
次いで、第１図（ｆ）に示す如く、素子分離用溝２１の
底部に所定厚みの素子分離用絶縁膜２３を埋込み形成す
る。素子分離用絶縁膜２３は例えばＳ ｉ ０２膜であ
る。この後、溝２１の側壁部に不純物を導入してｎ−拡
散層２４を形成した後、溝２１の側面及び上面にキャパ
シタ絶縁膜２５を介してキャパシタ電極２６を形成する
。キャパシタ絶縁膜は、例えば熱酸化膜である。キャパ
シタ電極２６は、例えばリンをドープした第１層多結晶
シリコン膜を全面に堆積して溝２１内を埋込み、これを
所定形状にバターニングすることにより形成される。
底部に所定厚みの素子分離用絶縁膜２３を埋込み形成す
る。素子分離用絶縁膜２３は例えばＳ ｉ ０２膜であ
る。この後、溝２１の側壁部に不純物を導入してｎ−拡
散層２４を形成した後、溝２１の側面及び上面にキャパ
シタ絶縁膜２５を介してキャパシタ電極２６を形成する
。キャパシタ絶縁膜は、例えば熱酸化膜である。キャパ
シタ電極２６は、例えばリンをドープした第１層多結晶
シリコン膜を全面に堆積して溝２１内を埋込み、これを
所定形状にバターニングすることにより形成される。
次いで、不要なキャパシタ絶縁膜２５をエツチング除去
して一旦基板表面を露出させ、第１図（ｇ）に示す如く
、キャパシタ電極２６の表面には層間絶縁膜２７□を、
基板露出部にはゲート絶縁膜２７□を形成する。この実
施例ではゲート絶縁膜２７２は熱酸化膜であるが、先に
形成されているキャパシタ絶縁膜２５を除去せずにこれ
をそのまま用いることも可能である。その後、所定領域
にｐ型不純物をドーピングしてベースｐ−拡散層２８を
形成する。さらに、全面にゲート電極材料膜として、例
えば燐をドープした第２層多結晶シリコン膜を堆積し、
これを所定の形状にバターニングしてワード線となるゲ
ート電極２９を形成する。その後、不要なゲート絶縁膜
２７２を除去し、キャパシタ電極２６及びゲート電極２
９をマスクに不純物をドーピングすることにより、ｎ−
拡散層３１をセルファラインで形成する。
して一旦基板表面を露出させ、第１図（ｇ）に示す如く
、キャパシタ電極２６の表面には層間絶縁膜２７□を、
基板露出部にはゲート絶縁膜２７□を形成する。この実
施例ではゲート絶縁膜２７２は熱酸化膜であるが、先に
形成されているキャパシタ絶縁膜２５を除去せずにこれ
をそのまま用いることも可能である。その後、所定領域
にｐ型不純物をドーピングしてベースｐ−拡散層２８を
形成する。さらに、全面にゲート電極材料膜として、例
えば燐をドープした第２層多結晶シリコン膜を堆積し、
これを所定の形状にバターニングしてワード線となるゲ
ート電極２９を形成する。その後、不要なゲート絶縁膜
２７２を除去し、キャパシタ電極２６及びゲート電極２
９をマスクに不純物をドーピングすることにより、ｎ−
拡散層３１をセルファラインで形成する。
次いで、全面にＣＶＤ−５ｉ０２膜を堆積し、異方性エ
ツチング、例えばＲＩＥにより全面エッチングしてゲー
ト電極２９の段差を利用してその側壁部のみに選択的に
５ｉ０２膜３２を残置させ、これをマスクに不純物をド
ーピングしてビット線下のｎ中波散層３３をセルファラ
インで形成する。
ツチング、例えばＲＩＥにより全面エッチングしてゲー
ト電極２９の段差を利用してその側壁部のみに選択的に
５ｉ０２膜３２を残置させ、これをマスクに不純物をド
ーピングしてビット線下のｎ中波散層３３をセルファラ
インで形成する。
さらに、所定の位置に不純物をドーピングしてｐ中波散
層３４を形成する。
層３４を形成する。
この実施例では、ゲート電極２９の側壁段差部に残置さ
せたＣ Ｖ Ｄ −Ｓ ｉ Ｏ２膜３２をマスクに不純
物をドーピングしてｎ中波散層３３を形成しているが、
ゲート電極２９をマスクに高濃度の不純物を゛ドーピン
グして直接ｎ中波散層を形成しソース・ドレインを構成
することも可能である。また、ゲート電極２９をポリサ
イドで形成することも可能である。
せたＣ Ｖ Ｄ −Ｓ ｉ Ｏ２膜３２をマスクに不純
物をドーピングしてｎ中波散層３３を形成しているが、
ゲート電極２９をマスクに高濃度の不純物を゛ドーピン
グして直接ｎ中波散層を形成しソース・ドレインを構成
することも可能である。また、ゲート電極２９をポリサ
イドで形成することも可能である。
次いで、第１図（ｈ）に示す如く、層叫絶縁膜、例えば
ＣＶ Ｄ Ｓ ｉ Ｏ２膜３５を全面に堆積し、エミ
ッタ部及びビット線コンタクト部をエツチング除去して
、全面に電極材料膜として例えば砒素を２ Ｘ １０
”０ａｔｔ’ ドープした第３層多結晶シリコン膜３６
（厚さ１０００人）及びＭ ｏ Ｓ ｉ膜３７（厚さ３
０００人）の２層膜を堆積し、熱拡散により浅いエミッ
タｎ十拡散層３０を形成する。さらに、多結晶シリコン
膜３６及びポリサイド膜３７を所定の形状にパターニン
グして、ビット線３６１゜３７、及びエミッタ電極３６
２，３７２及びその配線部を形成する。ここで、エミッ
タｎ十層３０は、ビット線及びエミッタ電極をなす多結
晶シリコン膜とのダイレクトコンタクトにより形成され
る。
ＣＶ Ｄ Ｓ ｉ Ｏ２膜３５を全面に堆積し、エミ
ッタ部及びビット線コンタクト部をエツチング除去して
、全面に電極材料膜として例えば砒素を２ Ｘ １０
”０ａｔｔ’ ドープした第３層多結晶シリコン膜３６
（厚さ１０００人）及びＭ ｏ Ｓ ｉ膜３７（厚さ３
０００人）の２層膜を堆積し、熱拡散により浅いエミッ
タｎ十拡散層３０を形成する。さらに、多結晶シリコン
膜３６及びポリサイド膜３７を所定の形状にパターニン
グして、ビット線３６１゜３７、及びエミッタ電極３６
２，３７２及びその配線部を形成する。ここで、エミッ
タｎ十層３０は、ビット線及びエミッタ電極をなす多結
晶シリコン膜とのダイレクトコンタクトにより形成され
る。
その後、層間絶縁膜、例えばＣＶ Ｄ Ｓ ｉ Ｏ２
膜３８を全面に堆積し、所定の位置をエツチング除去し
てコンタクトホールを形成する。続いて、配線材料、例
えばＡ１３９を全面に堆積した後、所定の形状にパター
ニングすることにより配線を行う。
膜３８を全面に堆積し、所定の位置をエツチング除去し
てコンタクトホールを形成する。続いて、配線材料、例
えばＡ１３９を全面に堆積した後、所定の形状にパター
ニングすることにより配線を行う。
かくして本装置によれば、バイポーラトランジスタがポ
リシリコンエミッタ電極構造となり、エミッタ拡散層を
十分浅く形成できるので、Ａ、＆コンタクトエミッタ構
造に比べてその性能が向上する。また、エミッタ拡散が
素子の最終製造工程に近いところで行われるので、その
後の熱工程が少なく、浅い接合を作る上で好適である。
リシリコンエミッタ電極構造となり、エミッタ拡散層を
十分浅く形成できるので、Ａ、＆コンタクトエミッタ構
造に比べてその性能が向上する。また、エミッタ拡散が
素子の最終製造工程に近いところで行われるので、その
後の熱工程が少なく、浅い接合を作る上で好適である。
さらに、第３層配線材料として不純物ドープのポリシリ
コンを用いていることから、ビット線のコンタクトとエ
ミッタ部を同時形成することができ、工程の簡略化をは
かり得る。
コンを用いていることから、ビット線のコンタクトとエ
ミッタ部を同時形成することができ、工程の簡略化をは
かり得る。
また、エミッタ拡散層とビット線とのコンタクトの合わ
せ余裕を取る必要がないため、占有面積の縮小ができ、
高集積化が可能となる。さらに、エミッタ拡散層が十分
浅いことから、エミッターベース間の寄生容量も低減す
るため、バイポーラトランジスタの性能も向上する。さ
らに、エミッタに第３層目の配線を用いることができる
ため、配線の余裕度が増加して高集積化が可能となる。
せ余裕を取る必要がないため、占有面積の縮小ができ、
高集積化が可能となる。さらに、エミッタ拡散層が十分
浅いことから、エミッターベース間の寄生容量も低減す
るため、バイポーラトランジスタの性能も向上する。さ
らに、エミッタに第３層目の配線を用いることができる
ため、配線の余裕度が増加して高集積化が可能となる。
また、素子分離用溝２１の底面が埋込み層１４に接する
ように形成されるため、素子分離領域の面積を拡大する
ことなく素子分離耐圧の向上がはかられる。また、溝型
キャパシタの少なくとも底面が埋込み層に接するように
形成されているので、キャパシタ間リークでけでなく、
α線によるソフトエラーを抑えることができ、メモリの
信頼性の向上をはかることができる。さらに、この埋込
み層１４をエピタキシャル成長技術を利用して形成する
ため、長時間の熱拡散を行って拡散層を形成する場合に
比べて基板表面に形成されるＭＯＳトランジスタの特性
は安定したものとなる。また、このエピタキシャル成長
技術による埋込み層を０ＭＯＳに用いた場合には、ラッ
チアップ防止に非常に有効であり、ウェル分離幅を小さ
くすることが可能となり、高集積化がはかられる。
ように形成されるため、素子分離領域の面積を拡大する
ことなく素子分離耐圧の向上がはかられる。また、溝型
キャパシタの少なくとも底面が埋込み層に接するように
形成されているので、キャパシタ間リークでけでなく、
α線によるソフトエラーを抑えることができ、メモリの
信頼性の向上をはかることができる。さらに、この埋込
み層１４をエピタキシャル成長技術を利用して形成する
ため、長時間の熱拡散を行って拡散層を形成する場合に
比べて基板表面に形成されるＭＯＳトランジスタの特性
は安定したものとなる。また、このエピタキシャル成長
技術による埋込み層を０ＭＯＳに用いた場合には、ラッ
チアップ防止に非常に有効であり、ウェル分離幅を小さ
くすることが可能となり、高集積化がはかられる。
即ち、Ｂｉ−０ＭＯＳを用いたＦＣセルＤＲＡＭにおい
ては高速動作、高信頼性、高集積化をはかることが可能
であり、信頼性及び集積度の高い半導体装置を実現する
ことができる。
ては高速動作、高信頼性、高集積化をはかることが可能
であり、信頼性及び集積度の高い半導体装置を実現する
ことができる。
なお、本発明は上述した実施例に限定されるものではな
い。実施例では第３の配線材料としてポリシリコン膜と
Ｍ ｏ Ｓ ｉ膜との２層膜を用いたが、Ｍｏ５ｔ膜は
低抵抗化をはかるためのものであり、従って第３の配線
材料をこれをポリシリコン膜の１層にしてもよい。また
、Ｍ ｏ Ｓ ｉの代りに高融点金属、例えばＭｏやＷ
等の金属を用いることもできる。さらに、第３の配線材
料の厚さや不純物ドープ量等の条件は、仕様に応じて適
宜変更可能である。
い。実施例では第３の配線材料としてポリシリコン膜と
Ｍ ｏ Ｓ ｉ膜との２層膜を用いたが、Ｍｏ５ｔ膜は
低抵抗化をはかるためのものであり、従って第３の配線
材料をこれをポリシリコン膜の１層にしてもよい。また
、Ｍ ｏ Ｓ ｉの代りに高融点金属、例えばＭｏやＷ
等の金属を用いることもできる。さらに、第３の配線材
料の厚さや不純物ドープ量等の条件は、仕様に応じて適
宜変更可能である。
また、実施例ではコレクタ埋込み層としてのｎ中波散層
を砒素のドーピングにより形成したが、例えばアンチモ
ンの拡散により形成することも可能である。さらに、実
施例ではキャパシタ電極を第１層多結晶シリコン膜によ
り、ゲート電極及びワード線を第２層多結晶シリコン膜
により形成したか、これらの材料として高融点金属或い
はそのシリサイド等を用いることができる。
を砒素のドーピングにより形成したが、例えばアンチモ
ンの拡散により形成することも可能である。さらに、実
施例ではキャパシタ電極を第１層多結晶シリコン膜によ
り、ゲート電極及びワード線を第２層多結晶シリコン膜
により形成したか、これらの材料として高融点金属或い
はそのシリサイド等を用いることができる。
また、各部の絶縁膜として熱酸化による５ｉ０２膜の他
に、ＣＶＤによる５ｉ０２膜やＳｉ３Ｎ４等を用いるこ
とも可能である。また、実施例では素子分離用溝の側壁
を利用してキャパシタ面積を稼ぐＤＲＡＭ構造を説明し
たが、素子分離用溝とは別にキャパシタ領域の基板表面
に溝を掘ってキャパシタ面積の拡大をはかることが可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
に、ＣＶＤによる５ｉ０２膜やＳｉ３Ｎ４等を用いるこ
とも可能である。また、実施例では素子分離用溝の側壁
を利用してキャパシタ面積を稼ぐＤＲＡＭ構造を説明し
たが、素子分離用溝とは別にキャパシタ領域の基板表面
に溝を掘ってキャパシタ面積の拡大をはかることが可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
［発明の効果コ
以上詳述したように本発明によれば、ビット線及びバイ
ポーラトランジスタのエミッタ電極となる第３層配線材
料をポリシリコン膜、或いはポリシリコン膜と金属若し
くはそのシリサイド膜との多層膜で形成しており、バイ
ポーラトランジスタのエミッタ拡散層を浅くすることが
でき、且つエミッタコンタクトのためのマスク合わせが
不要となる。従って、Ｂｉ−ＭＯ９Ｏ９構造導体装置の
信頼性向上と共に、高速動作及び高集積化をはかること
が可能である。
ポーラトランジスタのエミッタ電極となる第３層配線材
料をポリシリコン膜、或いはポリシリコン膜と金属若し
くはそのシリサイド膜との多層膜で形成しており、バイ
ポーラトランジスタのエミッタ拡散層を浅くすることが
でき、且つエミッタコンタクトのためのマスク合わせが
不要となる。従って、Ｂｉ−ＭＯ９Ｏ９構造導体装置の
信頼性向上と共に、高速動作及び高集積化をはかること
が可能である。
第１図は本発明の一実施例に係わるＢｉ−ＭＯＳ構造の
ＤＲＡＭセルの製造工程を示す断面図、第２図は従来の
ＤＲＡＭセルの構造を示す断面図である。 １１・・・ｐ型Ｓｉ基板、１４・・・ｐ十埋込み層（反
転防止層）、１６・・・ｎ十埋込み層（コレクタ埋込み
層）、１７・・・ｐ型エピタキシャル成長一層、１８・
・・ｎウェル、１９・・・ｎウェル、２０．２３・・・
素子分離用絶縁膜、２１・・・素子分離用溝、２２・・
・ｎ＋拡散層（コレクタ）、２４・・・ｎ−拡散層、２
６・・・キャパシタ電極（第１の配線材料）、２８・・
・ｐ−拡散層（ベース）、２９・・・ゲート電極（第２
の配線材料）、３０・・・ｎ中波散層（エミッタ）、３
６・・・ポリシリコン膜（第３の配線材料）、３７・・
・Ｍ ｏ Ｓ ｉ膜。 出願人代理人 弁理士 鈴江武彦 （Ｃ） 第１ 図（１） トｏＯＰ Ｎω − 第１ 図（３） ■ ｉ−［３＋ ト 第２図
ＤＲＡＭセルの製造工程を示す断面図、第２図は従来の
ＤＲＡＭセルの構造を示す断面図である。 １１・・・ｐ型Ｓｉ基板、１４・・・ｐ十埋込み層（反
転防止層）、１６・・・ｎ十埋込み層（コレクタ埋込み
層）、１７・・・ｐ型エピタキシャル成長一層、１８・
・・ｎウェル、１９・・・ｎウェル、２０．２３・・・
素子分離用絶縁膜、２１・・・素子分離用溝、２２・・
・ｎ＋拡散層（コレクタ）、２４・・・ｎ−拡散層、２
６・・・キャパシタ電極（第１の配線材料）、２８・・
・ｐ−拡散層（ベース）、２９・・・ゲート電極（第２
の配線材料）、３０・・・ｎ中波散層（エミッタ）、３
６・・・ポリシリコン膜（第３の配線材料）、３７・・
・Ｍ ｏ Ｓ ｉ膜。 出願人代理人 弁理士 鈴江武彦 （Ｃ） 第１ 図（１） トｏＯＰ Ｎω − 第１ 図（３） ■ ｉ−［３＋ ト 第２図
Claims (4)
- （１）半導体基板にＭＯＳトランジスタ及びＭＯＳキャ
パシタからなるＭＯＳ型メモリ素子とバイポーラトラン
ジスタとを形成した半導体装置において、第１の配線材
料をキャパシタ絶縁膜を介してのキャパシタ電極とし、
第２の配線材料をメモリ素子部のＭＯＳトランジスタの
ゲート電極とし、第３の配線材料をメモリ素子部のビッ
ト線及びバイポーラトランジスタのエミッタ電極とする
と共に、この第３の配線材料はポリシリコン膜、或いは
ポリシリコン膜と金属若しくはそのシリサイド膜との多
層膜であることを特徴とする半導体装置。 - （２）前記第３の配線材料からの不純物拡散により、エ
ミッタ層が同時に形成されていることを特徴とする特許
請求の範囲第１項記載の半導体装置。 - （３）前記第３の配線材料は、ポリシリコン膜、或いは
ポリシリコン膜と高融点金属若しくはそのシリサイド膜
との多層膜であることを特徴とする特許請求の範囲第１
項記載の半導体装置。 - （４）前記ＭＯＳキャパシタは、前記半導体基板に設け
られた素子分離用溝の側壁に形成されるものであること
を特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039023A JPS63207172A (ja) | 1987-02-24 | 1987-02-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039023A JPS63207172A (ja) | 1987-02-24 | 1987-02-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63207172A true JPS63207172A (ja) | 1988-08-26 |
Family
ID=12541510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62039023A Pending JPS63207172A (ja) | 1987-02-24 | 1987-02-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63207172A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239861A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体集積回路装置 |
| US6492211B1 (en) | 2000-09-07 | 2002-12-10 | International Business Machines Corporation | Method for novel SOI DRAM BICMOS NPN |
-
1987
- 1987-02-24 JP JP62039023A patent/JPS63207172A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239861A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体集積回路装置 |
| US6492211B1 (en) | 2000-09-07 | 2002-12-10 | International Business Machines Corporation | Method for novel SOI DRAM BICMOS NPN |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6448618B1 (en) | Semiconductor device and method for manufacturing the same | |
| US5547893A (en) | method for fabricating an embedded vertical bipolar transistor and a memory cell | |
| US4918502A (en) | Semiconductor memory having trench capacitor formed with sheath electrode | |
| JP3322936B2 (ja) | 半導体記憶装置 | |
| US4992389A (en) | Making a self aligned semiconductor device | |
| US5504027A (en) | Method for fabricating semiconductor memory devices | |
| JP2003023150A (ja) | トレンチゲート型半導体装置及びその作製方法 | |
| KR20030020290A (ko) | 트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는방법, 트렌치의 상위 부분에 절연 칼러를 포함하는커패시티브 저장 트렌치 디램 셀 및 커패시티브 저장트렌치 디램 셀의 저장 트렌치의 상위 부분에 절연 칼러를형성하는 방법 | |
| JPH0794595A (ja) | 半導体装置及びその製造方法 | |
| US6566202B2 (en) | Integrated circuit having at least two vertical MOS transistors and method for manufacturing same | |
| JP2003303830A (ja) | 半導体装置及びその製造方法 | |
| JP3128834B2 (ja) | 半導体装置 | |
| JPH0648719B2 (ja) | 半導体記憶装置 | |
| JP2003023104A (ja) | 半導体装置及びその作製方法 | |
| JPH0653422A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0794596A (ja) | 半導体集積回路装置およびその製造方法 | |
| US5227319A (en) | Method of manufacturing a semiconductor device | |
| JPS63207172A (ja) | 半導体装置 | |
| JP3242000B2 (ja) | 自己整列されたベース電極を有するバイポーラトランジスタおよびその製造方法 | |
| JPS6340362A (ja) | 半導体記憶装置 | |
| JPH07106436A (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH06209088A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2623293B2 (ja) | 半導体集積回路装置 | |
| JP2778579B2 (ja) | 半導体装置 | |
| CN110707086B (zh) | 半导体元件 |