JPS6320797A - スタテイツク・ランダムアクセスメモリ− - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は０ＭＯ８構成のスタティックランダムアクセス
メモリーに関し、特にその読み出し回路に関する。

〔従来の技術〕

従来、この種の０ＭＯ８構成スタティックランダムアク
セスメモリ（以下ＳＲＡＭ　　という）は第３図のより
にＮＯＲゲート１５．１７とインバータ１８で形成され
る読み出し回路の入力、つまり、第３図におけるインバ
ータゲート１９及び２０の入力に接続逼れたビット線が
ＰチャンネルＭＣ）８トランジスタ１１及び１２によシ
ミ源端子１３の電源電圧にプルアップさｎ１インバ一タ
人力１９あるいは２０に加えられるメモリセル８の１１
”レベルの出力がＮチャンネルトランジスタ８−１゜９
又は８−２．１０によって低下するのを防止する構成と
なっていた。

〔発明が解決しようとする問題点〕

上述した従来の０ＭＯ８構成５−ＲＡＭの読み出し回路
は、第３図のようにメモリセル８の出力を出力端子７よ
り取り出す場合、メモリセル８の１”レベル側の出力が
ＮチャンネルＭ（ＪＳ）ランジスタ８−１．９おるいは
８−２．１０を介してインバータゲート１９あるいは２
０の入カヘ力ロえられる。従ってインバータゲート１９
ちるいは２ｏへの入力へ刀口見られる”１″レベルの電
圧は電源電圧からＮチャンネルトランジスタ８−１（又
は８−２）と９（又ＵＩＯ）のスレッシュホールド電圧
の和の分低下する。この電圧降下を防ぐためＰチャンネ
ルＭ　ＯＳ　）ランジスタ１１．１２に用いて電源電圧
レベルまでプルアップしている。又このプルアップトラ
ンジスタはワード線４がｏ”レベルつまりＰチャンネル
Ｍ　ＯＳ　）ランジスタ９゜１０がオフ状態の場合にイ
ンバータ１９．２０の入力が共に７０−ティング状態と
なるのを防止する役割も持つ。

Ｉν しかしながら、このプルアップトランジスタ１１゜１２
は常に導通状態に、わるためメモリセルに書かれたデー
タを読み出す場合″′Ｏ”レベル側のデジット線もプル
アップしようとするために電源端子からプルアップトラ
ンジスタ？介して″０″レベル側のデジット線からメモ
リセルに電流が流ｎ込む。つまシ、リード状態において
は必ず一方のデジット線は“０″レベルとなっているた
め定常的に電流が流れ消費電力が大きいという欠点があ
る。

〔問題点？解決するための手段〕

上述した従来のＣＭＯ８構成５−ＲＡＭの読み出し回路
に対し、本発明はビット謙に接続され几読み出し回路の
入力ゲートを２個のインバータゲートよシ構成されるラ
ッチ回路とし、ピット線をＰシ チャンネルトラメジスタによシブルアツブせずにルベル
側のピット線に接続された読み出し回路の入力を電源電
圧レベルに保持することにより読み出し時に定常電流が
流牡ないようにしている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路必である。１゜２はビ
ット線であ”）、アドレス信号によシ選択され几メモリ
セルのデータを読み出し回路へ伝える。

３．４はそれぞれＸＹ方向のワード線であシ読み出すべ
きメモリーセルを選択する。６はリードイネーブル信号
入力端子、７は出力端子である。８は１ビット分のメモ
リセルであ！り、８−１　、８−２のＮチャンネルＭＯ
８）ランジスタ及び８−３゜８−４のインバータよシ構
成され８−１．８−２のゲートがワード線３にドレイン
がそれぞれビット線１及び２に接続式れている。９．１
０はＮチャンネルトランジスタでありワード線４にその
ゲートが接続されワード線４の信号によりビット線１．
２の信号を読み出し回路の入力へ印加するか否かを制御
する。１４−１．１４−２はインバータ回路で１５１４
−１の入力が１４−２の出力へま７’ｃ１４−１の出力
が１４−２の入カヘ接続嘔れラッチ回路１４を構成して
いる。同様にインバータ１６−１．１６−２もラッチ回
路１６を構成している。これらのラッチ回路はピット線
の信号をラッチしＮＯＲゲート１５，１７ｔ−ラッチ接
続して構成された波形整形回路の入力へ伝える。１８は
３ステ一ト出力バツフア回路でありＮＯＲゲート１７の
出力を出力端子７よ勺取り出す。

この実施例の回路動作は以下のようである。

まずワード線３及び９がイネーブル（′″１″１″レベ
ルりメモリーセル８が読み出される場合について考えて
みる。この時、メモリーセル８にはインバータ８−３の
出力が”１′、８−４の出力がＯ″となるように、あら
かじめデータが書き込まれているものとする。又インバ
ータ１４−２の出力は１０”、１４−１の出力は１１″
、１６−２の出力は′″２″、１６−１の出力はｏ″の
ように１４．１６にはデータがラッチされているとする
。

ワード線３及び４が＠１”レベルとなシメモリーセル８
が選択されるとメモリーセル内のインバータ８−３の出
力は８−１．９を通じてインバータ１４−２の出力へ接
続されているため（′０”レベル）接地電位であったイ
ンバータ１４−２の出力は上昇する。ここでインバータ
１４−２の出力カインバータ１４−１のスレッシュホー
ルド電圧をこえるとインバータ１４−１の出力は″１″
レヘルよす下降しそのためインバータ１４−２の出力は
さらに上昇する。このようなループをくり返シ、インバ
ータ１４−２の出力は１”レベルつまり電源電圧まで上
昇し、インバータ１４−１の出力は”０”レベルつまり
接地電位となる。従って、Ｎ　ＯＲゲー）Ｉｓ、１７の
読み出し回路の人力がフローティングになることはなく
、またラッチ回路１４．１６での電力消費も少い。

同様にしてインバータ１６−２の出方は接地電位、１６
−１の出力は電源電圧へと変化し、ＮｏＲゲート１７の
出力は１０″レベルとなシ出力端子７には”０”レベル
が読み出される。また、ワード線４が１０″レベルとな
り、ＮチャンネルＭＯＳトランジスタ９，１ｏがオフ状
態となってもラッチ回路１４．１６はそれ以前の状態を
保持する九めインバータ１４−１．１６−１及び２人力
ＮＯＲ。

１５．１７の入力は電源電位あるいは接地電位のいずれ
かに固定さ扛入力がフローティングとなることもなく、
ラッチ回ｊ１１ｒ１４，１６の電力消費も少い。

〔実施例２〕 第２図は本発明の他の実施例の回路図である。

第１図の実施例と異なるところはＹ方向のワード線４に
そのゲートが接続されｙｔＮチャンネルＭＯ８トランジ
スタ９，１０をＰチャンネルトランジスタ９’、１０’
　　としたことである。

この実施例ではメモリセル８のインバータ８−３及び８
−４の出力がＮチャンネルトランジスタ８−１．８−２
とＰチャンネルトランジスタ９′。

１０′を介してラッチ回路１４あるいは１６の入カヘ印
加嘔ｎるためビット線がｗｌ”レベルの場合と”Ｏ″レ
ベル場合とのバランスがと汎るためより罹災な動作が保
証さ詐る。

〔発明の効果〕

以上説明し友ように本発明はスタティックランダムアク
セスメモリーの読み出し回路においてビット線に接続さ
れた入力ゲートをラッチ回路講成としビット線プルアッ
プ用Ｔ、ヲ削除することにより読み出し時に定常電流が
流れない回路を群成できる。

【図面の簡単な説明】

第１図は本発明の６ＭＯ８構成スタティックランダムア
クセスメモリの読み出し回路の回路；凶、第２図は本発
明の他の実施例の回路図、第３図は従来のＣＭＵＳ構成
スタティックランダムアクセスメモリの読み出し回路の
回路図である。 １．２・・・・・・ビット線、３，４・・・・・・ワー
ド線、６・・・・・・リードイネーブル信号線、７・・
・・・・出力端子、８・・・・・・メモリセル、８−１
．８−２・・・・・・ＮチャンネルＭ（ＪＳ）ランジス
タ、８−３．８−４・・・・・・インバータゲート、９
．１０・・・・・・ＮチャンネルへＩＯＳトランジスタ
、１１．１２・・・・・プルアップ用Ｐチャンネルｆ’
ｖ１０８　）ランジスタ、１３・・・・・・１源端子、
１４−１　、１４−２．１６−１　、１６−２・・・・
・・インバータゲート、１５．１７・・・・・・ＮＯＲ
ゲート、１８・・・・・・出力パフ７７回路、１９，２
０・・・・・・インバータゲート。 皿　−１ξ２“７・＼ 代理人　弁理士　　内　原　　　“（−１〜二゛）ゝ−
〕゛′ ネ Ｑ）ｘ

Claims (1)

【特許請求の範囲】
1. 複数のメモリセルが一本のビット線又は複数のビット線
   間に並列接続され、ビット線の信号がトランスファーゲ
   ートを介して読み出し回路に接続されたスタティックラ
   ンダムアクセスメモリーに於いて、前記読み出し回路と
   前記トランスファーゲートとの間にはラッチ回路が接続
   されていることを特徴とするスタティック・ランダムア
   クセスメモリー。