JPS63209174A

JPS63209174A - 絶縁ゲ−ト型サイリスタ

Info

Publication number: JPS63209174A
Application number: JP62041358A
Authority: JP
Inventors: Takashi Shinohe; 孝四戸; Akio Nakagawa; 明夫中川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-02-26
Filing date: 1987-02-26
Publication date: 1988-08-30
Anticipated expiration: 2013-06-04
Also published as: JP2760984B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は電圧制御によりターンオンし、電流制御により
ターンオフする絶縁ゲート型サイリスタに関する。

（従来の技術）絶縁ゲート型サイリスタは、ゲート電極に電圧を印加す
ると第２導電型エミッタ層と、第２導電型ベース層とが
絶縁ゲート型トランジスタにより短絡されることによっ
てターンオシするサイリスタである。この動作は電圧制
御型であるため、小さなゲート電力しか必要としない。

しかし、この構成だけでは自己ターンオフができないた
め、第１４電型ベース層にベース電極を設け、このベー
ス電極に負のバイアスを印加してアノード電流の一部を
ベース電流として外部に排出することにより、自己ター
ンオフするように構成される絶縁ゲート型サイリスタが
提案されている。

第１１図は自己ターンオフが可能な絶縁ゲート型サイリ
スタの素子断面図である。図において、ｌはｐ型エミッ
タ層、２は計型バッファ一層、３はｎ型ベース層、４は
ｐ型ベース層、５はｎ型エミツタ層である。ｐ型エミッ
タ層１にはアノード電流極６が、ｎ型エミツタ層５には
カソード電極９がそれぞれオーミックＥこ取付けられて
サイリスタ構造を成している。ｎ型エミツタ層５とｎ型
ベース層３の間に挾まれたｐ型ベース層４表面ｆＣ／７
’　−ト絶縁膜７を介してゲート電極８を形成して、タ
ーンオン用ｎチャネル絶縁ゲートトランジスタを構成し
ている。第１２図にこの素子の制御方法を示した。図で
Ｇはゲート電極８に与える電圧、Ｂはベース電極１０に
与える電圧を示している。ゲート電極８に正の電圧を印
加すると、ｎ型エミツタ層５はゲート電極８の下のｐ型
ベース層４表面にできたチャネルを介してｎ型ベース層
３と短絡し、ｎ型ベース層３内に゛電子が注入される。

ｐ型エミッタ層１からは、それに見合った童の正孔がｎ
型ベース層内に注入されて、その結果サイリスタはター
ンオンする。一方、ｐ型ベース層４にはベース電極１０
が設けられている。このサイリスタをターンオフする時
は、このベース電極１０に負のバイアスを印加すると、
ｎ型エミツタ層５を通ってカソード電極９へ流れていた
アノード電流の一部がベース電流としてベース電極１０
から外部へ排出され、その結果サイリスタはターンオフ
する。このように従来の素子では、ターンオン。

ターンオフ用それぞれについて制御端子を必要とし、接
続が繁雑であった。

（発明が解決しようとする問題点）以上のように従来の絶縁ゲート型サイリスタでは、ター
ンオン用ゲート電極とターンオフ用ベースを極それぞれ
に端子を用意して接続しなければならないという間魁が
あった。

本発明はこのような間魂を解決した絶縁ゲート型サイリ
スタを提供することを目的とする。

〔発明の構成〕

（間融点を解決するための手段）本発明にかかる絶縁ゲート型サイリスタは、第１４電型
ベース層側が第１導電型層、ゲート１を極側が第２４電
型層となるような向きに第１導電型ベース層とゲート電
極との間にダイオードを接続したことを特徴とする特（作用）この発明の構成Ｅこよれば、ターンオン用の制御信号は
ゲート電極のみに供給され、ベース電極にはターンオフ
用の制御信号しか供給されないので絶縁ゲート容量を充
゛電する時間を長くすることなく、単一のゲート電極端
子に制御信号を送るだけでターンオン、ターンオフ共に
制御することができる。

（実施例）以下、本発明の実施例を図面を参照して説明する。以下
の全ての１Ｍｉ例では第１４電型としてｐ型、第２導電
型としてｎ型を用いている。

第１図は肩１の実施例の絶縁ゲート型サイリスタの断面
図である。従来例として示した第１１図と対応する部分
は同じ符号を付して詳細な説明は省く。この実施例では
、ベース電極１ｏとゲートを極１１の間にペレットの外
でダイオード１１を接続している。この場合ダイオード
はパッケージ内にアセンブリされてもよいし、別個のパ
ッケージにアセンブリされて接続されていてもよい。こ
の実施例によれば、ゲート回路からの制御線は一系統の
みで充分である。この場合の制御方法を第１０図に示し
た。従来例ではゲート電極端子Ｇとベースを極端子Ｂと
に別々に供給していた制御信号を、ゲート電極端子Ｇに
だけ供給すれはこの素子を制御することができる。この
図では、ターンオン期間中にのみ正電圧をターンオフ期
間中にのみ負電圧を供給しているが、オン期間中にも正
電圧をオフ期間中にも負電圧を供給すればアノード電流
・電圧の大きな変動に対しても安定した機能を維持する
ことができる。

第２図は、第２の実施例の絶縁ゲート型サイリスタの断
面図である。この実施例では、ベース電極１０のバッド
１２を設け、その上にダイオード１３を載せ、そのカソ
ード電極をゲート電極８と接続している。このダイオー
ド１３は別個に作ったＰＮ接合型ダイオードもしくはシ
ヨットキーダイオード等をろう材等で接着したものであ
ってもよいし、バッド１２上ζζ形成した多結晶シリコ
ンダイオードでありでもよい。この場合はバクケージ内
に別個にアセンブリするよりも小型化ができるという利
点がある。

第３図は第３の実施例の絶縁ゲート型サイリスタの断面
図である。この実施例ではｐ型ベース層４の上にシ１１
７トキー電極１４を形成して、シ■ットキーダイオード
を作っている。この場合は、従来例に比べ面積を増やす
ことなくダイオードを形成できるという利点がある。

第４図は第４の実施例の絶縁ゲート型サイリスタの断面
図である。この実施例ではｐ型ベース層４の上に高融点
金ＩＩｊ４１５を形成し、その上に多結晶シリコンダイ
オード１６を作っている。この多結晶シリコンダイオー
ド１６はＰＮ接合ダイオードなので、シックトキーダイ
オードに比べ逆方向リーク電流を減少することができる
。また、高融点金属１５の上にダイオードが形成されて
いるので、この部分はサイリスタ構造とならずラフチア
ツブの問題は生じない。

第５図は、第５の実施例の絶縁ゲート型サイリスタの断
面図である。この実施例ではｐ型ベース層４の上にｐ型
多結晶シリコン層１７を形成し、ゲート電極８として形
成したｎ型多結晶シリコン層を一体化して多結晶シリコ
ンダイオードを作っている。ゲート電極パッドはｎ型多
結晶シリコン層に接続する。

第６図は第６の実施例の絶縁ゲート型サイリスタの断面
図である。この実施例ではｐ型ベース層４にｎ−懺層工
９を拡散形成してＰＮ接合型ダイオードを作っている。

鱈型層１８は、この部分のサイリスタ動作を防止するた
めに設けた高濃度層である。この実施例では、シリコン
単結晶にＰＮ接合ダイオードを作るので逆方向リークｉ
ｔ流の更に少ないダイオードを作ることができる。

第７図は第７の実施例の絶縁ゲート型サイリスタの断面
図である。この実施例は、第６の実施例の計型ｔ＝　１
９の代りにｎ型多結晶９９３２層２゜を設けたものであ
る。

第８図は第８の実施例の絶縁ゲート型サイリスタの断面
図である。この実施例は、第６の実施例（、り　Ｐ　Ｎ
接合ダイオードの耐圧を上げるために、ｎ＋型層１９と
ｐ型層２１が直接接しないような構造になっている。こ
の実施例の素子を作るには例えば次のようなプロセスが
ある。まず、ｎ型ベース層３の表面部にｐ”！Ｊ層２１
％選択拡散し、その上にｎ型層−をエピタキシャル成長
させる。その後ゲート絶縁ｍ７、ゲート電極８を形成し
、これをマスクの一部として用いて、ｐ型ベース層４、
ｎ型エミツタ層５およびｎ“型層１９を形成して拡散工
程を終了する。この実施例では計−ｐ型のダイオードと
なるのでｓｒ”−ｐＷの第６の実施例よりも大きな耐圧
を実現できる。

第９図は第９の実施例の絶縁ゲート型サイリスタの断面
図である。この実施例では第８の実施例と同様にＰＮ接
合ダイオードの耐圧を上げることを目的としている。こ
の場合は、ｐ型ベース層４を形成する際にｎへ層１９が
形成される部分は拡散しないでｎ型エピタキシ雫ル層の
まま残しておき、その中にｎ型層１９を拡散形成する。

。この場合には、ｎ＋−ｎ−Ｌ　ｐ型のダイオードとな
るので、更に耐圧を大きくすることができる。

本発明は上記した実施例に限られるものではなく、更に
種々変形して実施することができる。例えば上記実施例
ではダイオードとして拡散によって形成したＰＮ接合ダ
イオード、多結晶シリコンダイオード、シ謬ットキーダ
イオードの例を示したが、これ以外の物質からなる整流
素子であってもかまわない。また、上記実施例ではラフ
チアツブ防止のためにｐ型層を用いたが、絶縁膜等によ
り分離する方法でもかまわない。

〔発明の効果〕

以上述べたように本発明によれば、第１導電型ベース層
とゲート電極の間にダイオードを接続することにより、
絶縁ゲート容量を充電する時間を長くすることなく、単
一のデー１［ｆｆｌ端子端子側御信号を送るだけでター
ンオン、ターンオフ共に制御可能な絶縁ゲート型サイリ
スタを実現することができる。

【図面の簡単な説明】

縞１図ないし＠９図は本発明の第１ないし第９の実施例
の素子構造を示す断面図、第１０図は本発明の素子の制
御方法を示す図、第１１図は従来例の素子構造を示す断
面図、第１２図は従来例の素子の制御方法を示す図であ
る。１：ｐ型エミッタ層、２：♂ｌバッフ１一層、３：ｎ型
ベース層、４：ｐ型ベース層、５：ｎ型エミツタ層、６
：アノード電極、７：ゲート絶縁膜、８：ゲート電極、
９：カソード電極、１０：べ−スミ極、１１：ダイオー
ド、１２：ベース電極パッド、１３：ダイオード、１４
ニジロツトキー電極、１５：高融点金属、１６：多結晶
シリコンダイオード、１７：ｐ型多結晶シリコン層、１
８　：　ｐ＋Ｍ１１層、１９：ｎ＋型層、２０：ｎ型多
結晶シリコン層、２１：鱈型層、２２：ｎｆｉ層。

Claims

【特許請求の範囲】

（１）第１導電型エミッタ層に接して第２導電型ベース
層を有し、この第２導電型ベース層表面部に第１導電型
ベース層および第２導電型エミッタ層が拡散形成され、
第１導電型エミッタ層に第１の主電極が、第２導電型エ
ミッタ層に第２の主電極がそれぞれ形成されたサイリス
タ構造を有し、前記第２導電型ベース層と第２導電型エ
ミッタ層とに挾まれた第１導電型ベース層表面には絶縁
膜を介してゲート電極が形成された絶縁ゲート型サイリ
スタにおいて、前記第１導電型ベース層側が第１導電型
層、ゲート電極側が第２導電型層となるような向きに第
１導電型ベース層とゲート電極との間にダイオードを接
続したことを特徴とする絶縁ゲート型サイリスタ。
（２）前記ダイオードは、ベース電極パッド上に形成さ
れることを特徴とする特許請求の範囲第１項記載の絶縁
ゲート型サイリスタ。
（３）前記ダイオードは、第１導電型ベース層上に形成
されるシヨットキーダイオードであることを特徴とする
特許請求の範囲第１項記載の絶縁ゲート型サイリスタ。
（４）前記ダイオードは第１導電型ベース層上に金属、
第１導電型多結晶シリコン、第２導電型多結晶シリコン
の順に形成された多結晶シリコンＰＮ接合ダイオードで
あることを特徴とする特許請求の範囲第１項記載の絶縁
ゲート型サイリスタ。
（５）前記ダイオードは、第１導電型ベース層上に形成
された第１導電型多結晶シリコン層とゲート電極として
形成された第２導電型多結晶シリコン層とで構成される
ことを特徴とする特許請求の範囲第１項記載の絶縁ゲー
ト型サイリスタ。
（６）前記ダイオードは、第１導電型ベース層表面に形
成された高濃度第１導電型層と、その中に形成された第
２導電型層とで構成されることを特徴とする特許請求の
範囲第１項記載の絶縁ゲート型サイリスタ。
（７）前記ダイオードは、第１導電型ベース層表面に形
成された高濃度第１導電型層と、その上に形成された第
２導電型多結晶シリコン層とで構成されることを特徴と
する特許請求の範囲第１項記載の絶縁ゲート型サイリス
タ。
（８）前記ダイオードは、第１導電型ベース層とその中
に形成された第２導電型層とで構成され、この第２導電
型層の下には高濃度第１導電型層を埋めこんだことを特
徴とする特許請求の範囲第１項記載の絶縁ゲート型サイ
リスタ。
（９）前記ダイオードは、第１導電型ベース層と、それ
に隣接して設けられた低濃度第２導電型層、更にその中
に形成された高濃度第２導電型層とで構成され、この高
濃度第２導電型層の下には第１導電型ベース層と重なる
ように高濃度第１導電型層を埋めこんだことを特徴とす
る特許請求の範囲第１項記載の絶縁ゲート型サイリスタ
。