JPS63211663A - 回路基板 - Google Patents
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- JPS63211663A JPS63211663A JP62046007A JP4600787A JPS63211663A JP S63211663 A JPS63211663 A JP S63211663A JP 62046007 A JP62046007 A JP 62046007A JP 4600787 A JP4600787 A JP 4600787A JP S63211663 A JPS63211663 A JP S63211663A
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- Coupling Device And Connection With Printed Circuit (AREA)
- Multi-Conductor Connections (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体チップが実装される改良形の回路基板
に関するものである。
に関するものである。
第３図は従来の回路基板を示す断面図であり、図におい
て、（１）および（２）は半導体チップで、シリコン等
からなる半導体基板（１ａ）および（２ａ）の−主面に
所定の処理工程を酢で機能パターン部（ｌｂ）および（
２ｂ）が形成されているものである。（３１ハスバツタ
法によるアルミニウム膜等からなる電極で、上記機能パ
ターン部（ｉｂ）（２ｂ）の所定位置に配設されている
。（４１はセラミック等からなる板状の絶縁基板で、そ
の主面に銅、金等からなる所定形状の配線パターン（図
示せず）が形成されている。（６）は上記配線パターン
と同材料からなる基板電極で、上記配線パターンに含ま
れて上記半導体チップｆｉ＋ １２１の近傍周辺に配設
されている。（６）は絶電性の樹脂等からなる接着材で
、上記基板電極（５ｍ ） （５ｂ ）の内側のほぼ中
央部に位置して上記絶縁基板（４）に被着し、上記半導
体チップｉｌ＋ ＋２１を上記絶縁基板（４）と平行の
状態で、その半導体基板（１ａＸ２ｍ）部で接着させて
いる。（７）は配線部材（Ａ）で、この場合、金等から
なるワイヤで、上記半導体チップ［１１＋２１の電極（
３ａ）（３ｂ）と絶縁基板（４）の基板電極（５ａ）（
５ｂ）とを電気的に接続させている。（８）は樹脂等か
らなる封止材で、上記半導体チップｆｌＬｆ２＋ 。
て、（１）および（２）は半導体チップで、シリコン等
からなる半導体基板（１ａ）および（２ａ）の−主面に
所定の処理工程を酢で機能パターン部（ｌｂ）および（
２ｂ）が形成されているものである。（３１ハスバツタ
法によるアルミニウム膜等からなる電極で、上記機能パ
ターン部（ｉｂ）（２ｂ）の所定位置に配設されている
。（４１はセラミック等からなる板状の絶縁基板で、そ
の主面に銅、金等からなる所定形状の配線パターン（図
示せず）が形成されている。（６）は上記配線パターン
と同材料からなる基板電極で、上記配線パターンに含ま
れて上記半導体チップｆｉ＋ １２１の近傍周辺に配設
されている。（６）は絶電性の樹脂等からなる接着材で
、上記基板電極（５ｍ ） （５ｂ ）の内側のほぼ中
央部に位置して上記絶縁基板（４）に被着し、上記半導
体チップｉｌ＋ ＋２１を上記絶縁基板（４）と平行の
状態で、その半導体基板（１ａＸ２ｍ）部で接着させて
いる。（７）は配線部材（Ａ）で、この場合、金等から
なるワイヤで、上記半導体チップ［１１＋２１の電極（
３ａ）（３ｂ）と絶縁基板（４）の基板電極（５ａ）（
５ｂ）とを電気的に接続させている。（８）は樹脂等か
らなる封止材で、上記半導体チップｆｌＬｆ２＋ 。
接着材（６ｍ ）（６ｂ） 、ワイヤ（７ａ）（７ｂ）
および基板電極（５ａ）（５ｂ）を含む領域を被覆させ
ている。
および基板電極（５ａ）（５ｂ）を含む領域を被覆させ
ている。
ところで、上記のように構成された回路基板は、大路次
のように組立てられる。
のように組立てられる。
すなわち、まず絶縁基板（４）の表面で、基板電極（５
ｍ）（５ｂ）より内側のほぼ中央部に適度の粘度をもつ
接着材（６ｍ）（６ｂ）が塗布され、この接着材（６ａ
） （６ｂ）に半導体チップ＋１１ ＋２１の半導体
基板（ｌａ Ｘ２１）面を押圧させて半導体チップ＋１
１＋２１を絶縁基板（４）に平行の状態で接着・支持さ
せる。次に、ワイヤポンディングにより半導体チップｆ
ｉ＋ ＋２１の電極（（３ａ）（３ｂ）と絶縁基板（４
）の各対応する基板電極（５ａ） （５ｂ）とをワイヤ
（７＾Ｘ７ｂ）で接続させる。その後、上記半導体チッ
プ１ｌｌ（２＋、接着材（６ａ）（６ｂ） 。
ｍ）（５ｂ）より内側のほぼ中央部に適度の粘度をもつ
接着材（６ｍ）（６ｂ）が塗布され、この接着材（６ａ
） （６ｂ）に半導体チップ＋１１ ＋２１の半導体
基板（ｌａ Ｘ２１）面を押圧させて半導体チップ＋１
１＋２１を絶縁基板（４）に平行の状態で接着・支持さ
せる。次に、ワイヤポンディングにより半導体チップｆ
ｉ＋ ＋２１の電極（（３ａ）（３ｂ）と絶縁基板（４
）の各対応する基板電極（５ａ） （５ｂ）とをワイヤ
（７＾Ｘ７ｂ）で接続させる。その後、上記半導体チッ
プ１ｌｌ（２＋、接着材（６ａ）（６ｂ） 。
ワイヤ（７ａ）（７ｂ）および基板電極（５ａ）（５ｂ
）を含む領域を封止材（８ａ）（８ｂ）の樹脂で被覆・
保護させて、上記回路基板とされる。
）を含む領域を封止材（８ａ）（８ｂ）の樹脂で被覆・
保護させて、上記回路基板とされる。
また、第４図は従来の他の回路基板を示す断面図であり
、図において、（４）および（８）は第４図に示したも
のと全く同一のものである。（９）および（１０）は半
導体チップで、第３図に示した半導体チップｆｌｌ（２
）と同じく、その機能パターン部（９ｂ） （１０ｂ）
を対向させて上記絶縁基板（４）と平行の状態で絶縁基
板（４）の両面に配設されている。（ｌｌａ）（ｌｌｂ
）はそれぞれ上記機能パターン部（９ｂ） （１ｏｂ）
に含まれる電極で、スパッタ法によるアルミニウム膜等
が形成されたものの上面に、さらに真空蒸着法によるク
ロム、銅、錫等からなる三層膜等が形成されている。（
１２ａ）（１２ｂ）はそれぞれ配線部材（Ｂ）で、この
場合鉛、錫のハンダ等で形成されたバンブ電極である。
、図において、（４）および（８）は第４図に示したも
のと全く同一のものである。（９）および（１０）は半
導体チップで、第３図に示した半導体チップｆｌｌ（２
）と同じく、その機能パターン部（９ｂ） （１０ｂ）
を対向させて上記絶縁基板（４）と平行の状態で絶縁基
板（４）の両面に配設されている。（ｌｌａ）（ｌｌｂ
）はそれぞれ上記機能パターン部（９ｂ） （１ｏｂ）
に含まれる電極で、スパッタ法によるアルミニウム膜等
が形成されたものの上面に、さらに真空蒸着法によるク
ロム、銅、錫等からなる三層膜等が形成されている。（
１２ａ）（１２ｂ）はそれぞれ配線部材（Ｂ）で、この
場合鉛、錫のハンダ等で形成されたバンブ電極である。
（１３ａ）（１３ｂ）はそれぞれ上記半導体チップｆ９
） Ｑｏ＋のバンブ電極（１２ｇ）（１２ｂ）の当接部
に位置するバンプ対向電極で、上記絶縁基板（４）の表
面に所定形状に形成された銅、金等からなる配線パター
ン（図示せず）に配設されて、この配線パターンと同材
料で形成されている。（１４ａ）（１４ｂ）はそれぞれ
配線部材（Ｃ）で、この場合ハンダペースト等からなる
等電性の接着材で、上記バンブ電極（１２ｓ）（１２ｂ
）とバンプ対向電極（１３ａ Ｘ１３ｂ）とを電気的に
接続させている。これら半導体チップ＋９）ｔｌｏｌ
、バンブ電極（１２ｍ）（１２ｂ） ＝バンプ対向電極
（１３ａ）（１３ｂ）および導電性の接着材（１４ｍ）
（１４ｂ）を含む領域は封止材（８ｇ）（８ｂ）で被覆
されている。
） Ｑｏ＋のバンブ電極（１２ｇ）（１２ｂ）の当接部
に位置するバンプ対向電極で、上記絶縁基板（４）の表
面に所定形状に形成された銅、金等からなる配線パター
ン（図示せず）に配設されて、この配線パターンと同材
料で形成されている。（１４ａ）（１４ｂ）はそれぞれ
配線部材（Ｃ）で、この場合ハンダペースト等からなる
等電性の接着材で、上記バンブ電極（１２ｓ）（１２ｂ
）とバンプ対向電極（１３ａ Ｘ１３ｂ）とを電気的に
接続させている。これら半導体チップ＋９）ｔｌｏｌ
、バンブ電極（１２ｍ）（１２ｂ） ＝バンプ対向電極
（１３ａ）（１３ｂ）および導電性の接着材（１４ｍ）
（１４ｂ）を含む領域は封止材（８ｇ）（８ｂ）で被覆
されている。
ところで、上記のように構成された回路基板は大路次の
ように組立てられる。
ように組立てられる。
丁なわち、まず、スクリーン印刷等の技術によって、絶
縁基板（４）のバンプ対向電極（１３ｓ）（１３ｂ）に
導電性の接着材（１４ａ）（１４ｂ）が塗布される。次
に、半導体チップ（９１（１０）が、そのバンブ電極（
１２ｍ）（１２ｂ）と上記絶縁基板（４）のバンプ対向
電極（１３ａ）（１３ｂ）とが当接する位置で、離間さ
れた状態にて位置合せされた後、導電性の接着材（１４
ｍ） （１４ｂ）に押圧されて絶縁基板（４）に接着・
支持されるとともに、電気的に接続される。その後、半
導体チップ［９１Ｆ＋０１ 、バンブ電極（１２ａ）（
１２ｂ） 、導電性の接着材（１４ａ Ｘ１４ｂ）およ
びバンプ対向電極（１３ａ ） （１３ｂ）を含むｗ４
域を封止材（８ａ ） （８ｂ）の樹脂で被覆・保護さ
せて、上記回路基板とされる。
縁基板（４）のバンプ対向電極（１３ｓ）（１３ｂ）に
導電性の接着材（１４ａ）（１４ｂ）が塗布される。次
に、半導体チップ（９１（１０）が、そのバンブ電極（
１２ｍ）（１２ｂ）と上記絶縁基板（４）のバンプ対向
電極（１３ａ）（１３ｂ）とが当接する位置で、離間さ
れた状態にて位置合せされた後、導電性の接着材（１４
ｍ） （１４ｂ）に押圧されて絶縁基板（４）に接着・
支持されるとともに、電気的に接続される。その後、半
導体チップ［９１Ｆ＋０１ 、バンブ電極（１２ａ）（
１２ｂ） 、導電性の接着材（１４ａ Ｘ１４ｂ）およ
びバンプ対向電極（１３ａ ） （１３ｂ）を含むｗ４
域を封止材（８ａ ） （８ｂ）の樹脂で被覆・保護さ
せて、上記回路基板とされる。
従来の回路基板は以上のように構成されており、絶縁基
板の各面には単チップの実装構造であるため、高密度、
高集積あるいは多機能の回路基板を得ようとすると、絶
縁基板を平面的にしか使用せさるを得なく、従って、回
路基板のサイズが大きくなってしまうという問題を有す
るものであった。
板の各面には単チップの実装構造であるため、高密度、
高集積あるいは多機能の回路基板を得ようとすると、絶
縁基板を平面的にしか使用せさるを得なく、従って、回
路基板のサイズが大きくなってしまうという問題を有す
るものであった。
１だ、接層材を介して半導体チップが絶縁基板に接層さ
れているため、接層材の厚みの＃ｒかに、機能に直接寄
与しない半導体チップの当接領域の絶縁基板の厚みを有
するものであるため、必要以上に１厚い回路基板となっ
てしまうという問題点をも有するものであった。
れているため、接層材の厚みの＃ｒかに、機能に直接寄
与しない半導体チップの当接領域の絶縁基板の厚みを有
するものであるため、必要以上に１厚い回路基板となっ
てしまうという問題点をも有するものであった。
との発明は上記のような問題点を解決するためになされ
たもので、小型・薄型で、高密度化できる回路基板を得
ることを目的とする。
たもので、小型・薄型で、高密度化できる回路基板を得
ることを目的とする。
この発明に係る回路基板は、第１の半導体チップと、こ
の第１の半導体チップと平行に配設される第２Ｊｊｌの
半導体チップと、これら両名間に介在してこれら半導体
基板を互いに対面させて接着させる接着材とから階層状
の半導体チップを構成させ、この階Ｉｍ状の半導体チッ
プを絶縁基板に配設させたものである。
の第１の半導体チップと平行に配設される第２Ｊｊｌの
半導体チップと、これら両名間に介在してこれら半導体
基板を互いに対面させて接着させる接着材とから階層状
の半導体チップを構成させ、この階Ｉｍ状の半導体チッ
プを絶縁基板に配設させたものである。
この発明においては、ｗ、１の半導体チップと第２の半
導体チップとが、接着材にて接合されて一つの階層状の
半導体チップを構成し、この階層状の半導体チップが絶
縁基板に配設されて、鳩密反夾装化に機能するものであ
る。
導体チップとが、接着材にて接合されて一つの階層状の
半導体チップを構成し、この階層状の半導体チップが絶
縁基板に配設されて、鳩密反夾装化に機能するものであ
る。
第１図はこの発明の一実施例の回路基板を示す断面図で
あり、図において、（３）〜（８）および（１１１〜（
１４１は従来の回路基板と全く同一のものである。＋１
５）はシリコン等からなる半導体基板（１５ａ）の−主
面に所定の処理工程を経て機能パターン部（１５ｂ）が
形成された第１の半導体チップで、機能パターン部（１
５ｂ）の所定位置には電極（ｌｌａ）が配設されており
、この電極（ｌ１ｍ）には、スパッタ法によるアルミニ
ウム膜等が形成されたものの上面に、真空蒸着法による
クロム、銅、錫等からなる三層膜等が形成され、さらに
その上面には鉛、錫のハンダ等からなるバンブ電極（１
２ａ）となる配線部材（Ｂ）が形成されている。（＋６
１およびαηは第２の半導体チップおよび第３の半導体
チップで、ともに上記第１の半導体チップ（１５）と同
じく半導体基板（１６ａ）（１７ａ）の−主面に機能パ
ターン部（１６ｂ）（１７ｂ）が形成されたものであり
、この機能パターン部（１６ｂ）（ｉ７ｂ）の所定位置
にはスパッタ法によるアルミニウム膜等からなる電極（
３ａ）（３ｃ）が配設されている。この第２の半導体チ
ップαφと第３の半導体チップ（１７１とは互いに離間
されて配置され、上記第１の半導体チップαｎに対し、
それぞれ平行にかつ離間された状態にて、他主面同志が
これら両名間に介在される接着材（６ａ）により接着さ
れて、二層状を呈する第１の階層状の半導体チップを構
成させている。そして、第１の半導体チップ（１５１の
電極（ｌ１ｍ）は、配線部材（Ｂ） （Ｃ）で、この場
合バンプ電極（１２ｍ）と導電性の接着材（１４ａ）と
で、絶縁基板（４）の一方の面上にあって、銅、金等か
らなる配線パターン（図示せず）に含まれ上記バンブ電
極（１２１）との当接位置に配設されるバンプ対向電極
（１３ｍ）に電気的に接続され、かつ接着・支持されて
いる。また、第２の半導体チップ（１６）およびｗＪ３
の半導体チップ（１７１の各電極（３ａ ）（３ｃ）は
、配線部材（Ａ）で、この場合ワイヤ（７ａ）（７ｃ）
で、上記絶縁基板（４）の同じ面上にあって、上記配線
パターンとは別に形成された上記と同じ材料からなる配
線パターン（図示せず）に含まれ、上記ｗｃ１の半導体
チップ０５１の近傍周辺に配設された基板電極（５ｍ）
（５ｃ）に電気的に接続されている。さらに、これら第
１．第２および第３の半導体チップ０５）αφおよびａ
カ、接着材（６ａ） 、バンブ電極（１２ｍ） 、導電
性の接着材（１４ｇ）。
あり、図において、（３）〜（８）および（１１１〜（
１４１は従来の回路基板と全く同一のものである。＋１
５）はシリコン等からなる半導体基板（１５ａ）の−主
面に所定の処理工程を経て機能パターン部（１５ｂ）が
形成された第１の半導体チップで、機能パターン部（１
５ｂ）の所定位置には電極（ｌｌａ）が配設されており
、この電極（ｌ１ｍ）には、スパッタ法によるアルミニ
ウム膜等が形成されたものの上面に、真空蒸着法による
クロム、銅、錫等からなる三層膜等が形成され、さらに
その上面には鉛、錫のハンダ等からなるバンブ電極（１
２ａ）となる配線部材（Ｂ）が形成されている。（＋６
１およびαηは第２の半導体チップおよび第３の半導体
チップで、ともに上記第１の半導体チップ（１５）と同
じく半導体基板（１６ａ）（１７ａ）の−主面に機能パ
ターン部（１６ｂ）（１７ｂ）が形成されたものであり
、この機能パターン部（１６ｂ）（ｉ７ｂ）の所定位置
にはスパッタ法によるアルミニウム膜等からなる電極（
３ａ）（３ｃ）が配設されている。この第２の半導体チ
ップαφと第３の半導体チップ（１７１とは互いに離間
されて配置され、上記第１の半導体チップαｎに対し、
それぞれ平行にかつ離間された状態にて、他主面同志が
これら両名間に介在される接着材（６ａ）により接着さ
れて、二層状を呈する第１の階層状の半導体チップを構
成させている。そして、第１の半導体チップ（１５１の
電極（ｌ１ｍ）は、配線部材（Ｂ） （Ｃ）で、この場
合バンプ電極（１２ｍ）と導電性の接着材（１４ａ）と
で、絶縁基板（４）の一方の面上にあって、銅、金等か
らなる配線パターン（図示せず）に含まれ上記バンブ電
極（１２１）との当接位置に配設されるバンプ対向電極
（１３ｍ）に電気的に接続され、かつ接着・支持されて
いる。また、第２の半導体チップ（１６）およびｗＪ３
の半導体チップ（１７１の各電極（３ａ ）（３ｃ）は
、配線部材（Ａ）で、この場合ワイヤ（７ａ）（７ｃ）
で、上記絶縁基板（４）の同じ面上にあって、上記配線
パターンとは別に形成された上記と同じ材料からなる配
線パターン（図示せず）に含まれ、上記ｗｃ１の半導体
チップ０５１の近傍周辺に配設された基板電極（５ｍ）
（５ｃ）に電気的に接続されている。さらに、これら第
１．第２および第３の半導体チップ０５）αφおよびａ
カ、接着材（６ａ） 、バンブ電極（１２ｍ） 、導電
性の接着材（１４ｇ）。
基板電極（５ｍ）（５ｃ）およびワイヤ（７ａ）（７ｃ
）を含む領Ｖｉ、ハ封止材（８ａ）で被覆されている。
）を含む領Ｖｉ、ハ封止材（８ａ）で被覆されている。
一方、上記絶縁基板（４１の他方の面には、上記第１の
階層状の半解体チップとほぼ対称をなす位置に、上記−
と同じく接着材（６ｂ）を介して第１１−を構成する第
４の半導体チップ０８１と第２層を構成する第５の半導
体チップＱ９１とで形成されるａＪ２の階層状の半解体
チップが配設さ孔、上記と同じく各電極間が接続されて
、封止材（８ｂ）で被覆されている。
階層状の半解体チップとほぼ対称をなす位置に、上記−
と同じく接着材（６ｂ）を介して第１１−を構成する第
４の半導体チップ０８１と第２層を構成する第５の半導
体チップＱ９１とで形成されるａＪ２の階層状の半解体
チップが配設さ孔、上記と同じく各電極間が接続されて
、封止材（８ｂ）で被覆されている。
ところで、上記のように構成された回路基板は、大路次
のように組立てられる。すなわち、まず、第１層となる
第１の半導体チップ（１５）の半解体基板（１５ｍ）面
にほぼ均一に絶縁性の接着材（６ａ）が塗布され、この
接着材（６ａ）に、第２層となる第２の半導体チップ（
１６）および第３の半導体チップ（１７１を離間させて
、これら半導体基板（１６ａ）（１７ａ）を第１の半導
体チップ（１５）の半導体基板（１５ａ）と平行を保持
させながら押圧して接着・支持させて、第１の階層状の
半導体チップを形成させる。同じく第４の半導体チップ
（ｌネに塗布された絶縁性の接着材（６ｂ）に第５の半
導体チップ！１９）を接着・支持させて、第２の階層状
の半導体チップを形成させる。
のように組立てられる。すなわち、まず、第１層となる
第１の半導体チップ（１５）の半解体基板（１５ｍ）面
にほぼ均一に絶縁性の接着材（６ａ）が塗布され、この
接着材（６ａ）に、第２層となる第２の半導体チップ（
１６）および第３の半導体チップ（１７１を離間させて
、これら半導体基板（１６ａ）（１７ａ）を第１の半導
体チップ（１５）の半導体基板（１５ａ）と平行を保持
させながら押圧して接着・支持させて、第１の階層状の
半導体チップを形成させる。同じく第４の半導体チップ
（ｌネに塗布された絶縁性の接着材（６ｂ）に第５の半
導体チップ！１９）を接着・支持させて、第２の階層状
の半導体チップを形成させる。
次に、絶、橡基板（４）の両面上のバンプ対向成極（１
３ａ）（１３ｂ）にスクリーン印刷等の技術により導電
性の接着材（１＋ａ）（１４ｂ）がほぼ均一に塗布され
、上記第１の階層状の半導体チップと第２の階層状の半
導体チップの各バンブ電極（１２ｍ）と（１２ｂ）は、
バンプ対向電極（１３畠）（１３ｂ）に轟接する位置で
、離間された状態にて位置合わせ後、押圧されて接続・
接着される。つづいて、上記各階層状の半導体チップの
電極（３ｍ）（３ｂ）（３ｃ）と絶縁基板（４）の各基
板電極（５ａ）（５ｂ）（５ｃ）とはワイヤポンディン
グにより接続される。その後、これら第１およびｇ２の
階層状の半導体チップ、バンブ電極（１２ｍ）（１２ｂ
） 。
３ａ）（１３ｂ）にスクリーン印刷等の技術により導電
性の接着材（１＋ａ）（１４ｂ）がほぼ均一に塗布され
、上記第１の階層状の半導体チップと第２の階層状の半
導体チップの各バンブ電極（１２ｍ）と（１２ｂ）は、
バンプ対向電極（１３畠）（１３ｂ）に轟接する位置で
、離間された状態にて位置合わせ後、押圧されて接続・
接着される。つづいて、上記各階層状の半導体チップの
電極（３ｍ）（３ｂ）（３ｃ）と絶縁基板（４）の各基
板電極（５ａ）（５ｂ）（５ｃ）とはワイヤポンディン
グにより接続される。その後、これら第１およびｇ２の
階層状の半導体チップ、バンブ電極（１２ｍ）（１２ｂ
） 。
導電性の接着材（１４ａ）（１４ｂ） 、ワイヤ（７ａ
）（７ｂ）（７Ｃ）および基板電極（５ａ）（５ｂ）（
５ｃ）を含む領域は、封止材（８ｇ ） （８ｂ ）の
樹脂で被覆・保護させて、上記回路基板とされる。
）（７ｂ）（７Ｃ）および基板電極（５ａ）（５ｂ）（
５ｃ）を含む領域は、封止材（８ｇ ） （８ｂ ）の
樹脂で被覆・保護させて、上記回路基板とされる。
このように階層状の半導体チップを絶縁基板に実装させ
ることによって、平面サイズは変えることなく厚みをわ
ずか大きくするのみで、従来の約２倍の実装密度が得ら
れるものとなる。
ることによって、平面サイズは変えることなく厚みをわ
ずか大きくするのみで、従来の約２倍の実装密度が得ら
れるものとなる。
第２図はこの発明の他の実施例の回路基板を示す断面図
であり、図において、（３）〜（８）は上記第１図に示
したものと全く同一のものである。嶽および（２１＋は
第１層を構成する第６の半導体チップおよび第２層を構
成する第７の半導体チップで、ともに上記例と同じく半
導体基板（２０ａ）（２１ａ）の−主面に、電極（５ａ
）（５ｂ）を配設させた機能パターン部（２０ｂ）（２
１ｂ）が形成されているものである。これら第６の半導
体チップ（社）と第７の半導体チップ（２１）は、絶縁
性基板（４）に形成された開孔部−に接着して介在され
る接着材（６）に、これら半導体基板（２０ａ）（２１
ｍ）を互いに平行に対面して他主面同志が接着されて、
第３の階層状の半導体チップを形成させている。そして
、この階層状の半導体チップの電極（３ｍ）（３ｂ）と
絶縁基板（４）の各基板電極（５ｍ）（５ｂ）とはワイ
ヤ（７ｍ）（７ｂ）で電気的に接続され、これら階層状
の半導体チップ、ワイヤ（７ｍ）（７ｂ）および基板電
極（５ｍ）（５ｂ）を含む領域は、封止材（８ａ）（８
ｂ）で被覆されている。
であり、図において、（３）〜（８）は上記第１図に示
したものと全く同一のものである。嶽および（２１＋は
第１層を構成する第６の半導体チップおよび第２層を構
成する第７の半導体チップで、ともに上記例と同じく半
導体基板（２０ａ）（２１ａ）の−主面に、電極（５ａ
）（５ｂ）を配設させた機能パターン部（２０ｂ）（２
１ｂ）が形成されているものである。これら第６の半導
体チップ（社）と第７の半導体チップ（２１）は、絶縁
性基板（４）に形成された開孔部−に接着して介在され
る接着材（６）に、これら半導体基板（２０ａ）（２１
ｍ）を互いに平行に対面して他主面同志が接着されて、
第３の階層状の半導体チップを形成させている。そして
、この階層状の半導体チップの電極（３ｍ）（３ｂ）と
絶縁基板（４）の各基板電極（５ｍ）（５ｂ）とはワイ
ヤ（７ｍ）（７ｂ）で電気的に接続され、これら階層状
の半導体チップ、ワイヤ（７ｍ）（７ｂ）および基板電
極（５ｍ）（５ｂ）を含む領域は、封止材（８ａ）（８
ｂ）で被覆されている。
ところで、このように構成される回路基板の大略組立て
は、まず、開孔が設けられた絶縁基板（４）の開孔部２
ａに絶縁性の接着材（６）を付着させ、次に、第６の半
導体チップ■および第７の半導体チップ伐１１の各半導
体基板（２０ｇ）（２１ｍ）を互いに対面させ、平行を
保持しつつ接着材（６）に押圧して接着・支持させる。
は、まず、開孔が設けられた絶縁基板（４）の開孔部２
ａに絶縁性の接着材（６）を付着させ、次に、第６の半
導体チップ■および第７の半導体チップ伐１１の各半導
体基板（２０ｇ）（２１ｍ）を互いに対面させ、平行を
保持しつつ接着材（６）に押圧して接着・支持させる。
つづいて、ワイヤポンディングにより電極（３ａ）（３
ｂ）と基板電極（５ｍ ） （５ｂ）とをワイヤ（７ａ
）（７ｂ）で接続させ、その後、これら第３の階層状の
半導体チップ、接着材（６）ｌワイヤ（７ａ）（７ｂ）
および基板電極（５ｍ） （５ｂ）を含む領域は封止材
（６）の樹脂で被覆・保護させて、上記回路基板とされ
る。
ｂ）と基板電極（５ｍ ） （５ｂ）とをワイヤ（７ａ
）（７ｂ）で接続させ、その後、これら第３の階層状の
半導体チップ、接着材（６）ｌワイヤ（７ａ）（７ｂ）
および基板電極（５ｍ） （５ｂ）を含む領域は封止材
（６）の樹脂で被覆・保護させて、上記回路基板とされ
る。
このように構成される回路基板は、絶縁基板（４）を開
孔させ、その開孔部□□□に階層状の半導体チップを位
置させて、その中間に介在される接着材（６）により支
持させたものとなされているので、絶縁穴状の厚みが削
減され、しかも接着材（６）の厚みは半ノリ体チップ１
層分が確保されれば良く、非常に薄をに形成させること
ができるものとなる。
孔させ、その開孔部□□□に階層状の半導体チップを位
置させて、その中間に介在される接着材（６）により支
持させたものとなされているので、絶縁穴状の厚みが削
減され、しかも接着材（６）の厚みは半ノリ体チップ１
層分が確保されれば良く、非常に薄をに形成させること
ができるものとなる。
なお、上記実施例の説明において、接着材は絶縁性の材
料で形成させたものであったが、半導体基板が接地され
る半纏体チップのものにおいては、導電性の材料で形成
させたものとすれば良く、このとき接着材と絶縁基板上
の所定配線パターンとを上記例と別の配線部材で接続さ
せれば良い。
料で形成させたものであったが、半導体基板が接地され
る半纏体チップのものにおいては、導電性の材料で形成
させたものとすれば良く、このとき接着材と絶縁基板上
の所定配線パターンとを上記例と別の配線部材で接続さ
せれば良い。
また、第１図に示すものにおいて、第１の階層状の半導
体チップと第２の階層状の半導体チップとは、絶縁基板
の両面にほぼ対称の状態に各１個配設させたが、これに
限定されず、１個以上であれば良く、また半導体チップ
のサイズ等に応じてこれらを互いにずらして配設させた
ものであっても良く、さらに、必要に応じて一方の面の
みに形成させたものであっても良い。
体チップと第２の階層状の半導体チップとは、絶縁基板
の両面にほぼ対称の状態に各１個配設させたが、これに
限定されず、１個以上であれば良く、また半導体チップ
のサイズ等に応じてこれらを互いにずらして配設させた
ものであっても良く、さらに、必要に応じて一方の面の
みに形成させたものであっても良い。
さらに、上記実施例において、階ｒ−状の半導体チップ
が２個又は３個の半導体チップで構成される場合を示し
たが、これに限定されず必要に応じて２個以上の半導体
チップとさせれば良い。このとき各半導体チップが同種
のものの構成でも、多種のものの構成でも良く、特に後
者の場合、多橿の半導体チップの組合せが自由だでき、
用途に応じた多種の機能を有するものを容易に実現でき
、しかも高度なａ造波術によらず従来の製造ＭＬ術を利
用して得ることができるため、低価格化がはかられるも
のとなる。
が２個又は３個の半導体チップで構成される場合を示し
たが、これに限定されず必要に応じて２個以上の半導体
チップとさせれば良い。このとき各半導体チップが同種
のものの構成でも、多種のものの構成でも良く、特に後
者の場合、多橿の半導体チップの組合せが自由だでき、
用途に応じた多種の機能を有するものを容易に実現でき
、しかも高度なａ造波術によらず従来の製造ＭＬ術を利
用して得ることができるため、低価格化がはかられるも
のとなる。
なお、上記において、階層状の半導体チップは二層状を
呈するものを示したが、これに限定されず、上記実施例
に示す技術によれば、二層以上からなる階層状の半導体
チップを構成させることもでき、上記と同様の効果を奏
するものである。
呈するものを示したが、これに限定されず、上記実施例
に示す技術によれば、二層以上からなる階層状の半導体
チップを構成させることもでき、上記と同様の効果を奏
するものである。
以上説明したように、この発明によれば、互いに平行に
配設された半導体チップが、その他主面同志を接着材を
介して接合した階層状の半導体チップとし、この階層状
の半導体チップを絶縁基板に配設させた回路基板とした
ので、小型・薄型で高密度実装ができ、装置等の省スペ
ース化がはかられるという効果がある。
配設された半導体チップが、その他主面同志を接着材を
介して接合した階層状の半導体チップとし、この階層状
の半導体チップを絶縁基板に配設させた回路基板とした
ので、小型・薄型で高密度実装ができ、装置等の省スペ
ース化がはかられるという効果がある。
第１図はこの発明の一害施例による回路基板を示す断面
図、第２図はこの発明の他の実施例による回路基板を示
す断面図、第３図は従来の回路基板を示す断面図、第４
図は従来の他の回路基板を示す断面図である。 図において、（３）は電極、（４）は絶縁基板、（５）
は基板電極、（６）は接着材、（７）は配線部材（Ａ）
、ｆ８１は封止材、Ｑ２１は配線部材（Ｂ）、０３）は
バンプ対向電極、（１４）は配線部材（Ｃ）、０５１
Ｑ６１ ［１，（ｉａ） （ｌｆｌ）四シｌ）は半導体
チップ、（ロ）は開孔部である。 なお、各図中、同一符号は同一、又は相当部分を示す。
図、第２図はこの発明の他の実施例による回路基板を示
す断面図、第３図は従来の回路基板を示す断面図、第４
図は従来の他の回路基板を示す断面図である。 図において、（３）は電極、（４）は絶縁基板、（５）
は基板電極、（６）は接着材、（７）は配線部材（Ａ）
、ｆ８１は封止材、Ｑ２１は配線部材（Ｂ）、０３）は
バンプ対向電極、（１４）は配線部材（Ｃ）、０５１
Ｑ６１ ［１，（ｉａ） （ｌｆｌ）四シｌ）は半導体
チップ、（ロ）は開孔部である。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (3)
- （１）半導体基板の一主面に電極を含む機能パターン部
が形成されている第１の半導体チップと、半導体基板の
一主面に電極を含む機能パターン部が形成されており、
他主面が上記第１の半導体チップの他主面に対面させて
配設される第２の半導体チップと、これら第１の半導体
チップと第２の半導体チップの他主面間に介在され、両
チップを接合する接着材とを有する階層状の半導体チッ
プ、この階層状の半導体チップが装着され、その主面に
上記第１及び第２の半導体チップの電極と接続される電
極を含む配線パターンが形成される板状の絶縁基板を備
えた回路基板。 - （２）絶縁基板は階層状の半導体チップが配設される開
孔部を有したものであることを特徴とする特許請求の範
囲第１項記載の回路基板。 - （３）接着材を導電性の材料で形成させたものであるこ
とを特徴とする特許請求の範囲第１項または第２項記載
の回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62046007A JPS63211663A (ja) | 1987-02-26 | 1987-02-26 | 回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62046007A JPS63211663A (ja) | 1987-02-26 | 1987-02-26 | 回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211663A true JPS63211663A (ja) | 1988-09-02 |
Family
ID=12735009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62046007A Pending JPS63211663A (ja) | 1987-02-26 | 1987-02-26 | 回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211663A (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991014282A1 (fr) * | 1990-03-15 | 1991-09-19 | Fujitsu Limited | Dispositif semiconducteur a puces multiples |
| US5477082A (en) * | 1994-01-11 | 1995-12-19 | Exponential Technology, Inc. | Bi-planar multi-chip module |
| WO1996017505A1 (en) * | 1994-12-01 | 1996-06-06 | Motorola Inc. | Method, flip-chip module, and communicator for providing three-dimensional package |
| US5530292A (en) * | 1990-03-15 | 1996-06-25 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| KR19990060952A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 패키지 |
| US6054764A (en) * | 1996-12-20 | 2000-04-25 | Texas Instruments Incorporated | Integrated circuit with tightly coupled passive components |
| US6340846B1 (en) | 2000-12-06 | 2002-01-22 | Amkor Technology, Inc. | Making semiconductor packages with stacked dies and reinforced wire bonds |
| US6395578B1 (en) | 1999-05-20 | 2002-05-28 | Amkor Technology, Inc. | Semiconductor package and method for fabricating the same |
| US6452278B1 (en) | 2000-06-30 | 2002-09-17 | Amkor Technology, Inc. | Low profile package for plural semiconductor dies |
| US6472758B1 (en) | 2000-07-20 | 2002-10-29 | Amkor Technology, Inc. | Semiconductor package including stacked semiconductor dies and bond wires |
| US6509638B2 (en) | 2000-09-07 | 2003-01-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a plurality of stacked semiconductor chips on a wiring board |
| US6531784B1 (en) | 2000-06-02 | 2003-03-11 | Amkor Technology, Inc. | Semiconductor package with spacer strips |
| US6552416B1 (en) | 2000-09-08 | 2003-04-22 | Amkor Technology, Inc. | Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring |
| US6577013B1 (en) | 2000-09-05 | 2003-06-10 | Amkor Technology, Inc. | Chip size semiconductor packages with stacked dies |
| US6642610B2 (en) | 1999-12-20 | 2003-11-04 | Amkor Technology, Inc. | Wire bonding method and semiconductor package manufactured using the same |
| US6982488B2 (en) | 1999-08-24 | 2006-01-03 | Amkor Technology, Inc. | Semiconductor package and method for fabricating the same |
| JP2006527925A (ja) * | 2003-06-16 | 2006-12-07 | サンディスク コーポレイション | 積層された集積回路を有する集積回路パッケージおよびそのための方法 |
| USRE40112E1 (en) | 1999-05-20 | 2008-02-26 | Amkor Technology, Inc. | Semiconductor package and method for fabricating the same |
| US9466545B1 (en) | 2007-02-21 | 2016-10-11 | Amkor Technology, Inc. | Semiconductor package in package |
-
1987
- 1987-02-26 JP JP62046007A patent/JPS63211663A/ja active Pending
Cited By (30)
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| USRE40112E1 (en) | 1999-05-20 | 2008-02-26 | Amkor Technology, Inc. | Semiconductor package and method for fabricating the same |
| US6395578B1 (en) | 1999-05-20 | 2002-05-28 | Amkor Technology, Inc. | Semiconductor package and method for fabricating the same |
| US7061120B2 (en) | 1999-05-20 | 2006-06-13 | Amkor Technology, Inc. | Stackable semiconductor package having semiconductor chip within central through hole of substrate |
| US6982488B2 (en) | 1999-08-24 | 2006-01-03 | Amkor Technology, Inc. | Semiconductor package and method for fabricating the same |
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| US6642610B2 (en) | 1999-12-20 | 2003-11-04 | Amkor Technology, Inc. | Wire bonding method and semiconductor package manufactured using the same |
| US6803254B2 (en) | 1999-12-20 | 2004-10-12 | Amkor Technology, Inc. | Wire bonding method for a semiconductor package |
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| US6452278B1 (en) | 2000-06-30 | 2002-09-17 | Amkor Technology, Inc. | Low profile package for plural semiconductor dies |
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