JPS63213369A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPS63213369A JPS63213369A JP62046977A JP4697787A JPS63213369A JP S63213369 A JPS63213369 A JP S63213369A JP 62046977 A JP62046977 A JP 62046977A JP 4697787 A JP4697787 A JP 4697787A JP S63213369 A JPS63213369 A JP S63213369A
- Authority
- JP
- Japan
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- impurity region
- region
- impurity
- conductivity type
- type
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、高周波の増幅用に用いられるＭＯＳ型半導
体装置に関するもので、特にデュアルゲートＭＯＳＦＥ
Ｔに使用されるものである。
体装置に関するもので、特にデュアルゲートＭＯＳＦＥ
Ｔに使用されるものである。
（従来の技術）
従来、Ｎチャネル型のデュアルゲートＭ Ｏ５ＦＥＴは
、例えば第３図に示すように構成されている。第３図に
おいて、１１はＰ子種の半導体基板、１２はＰ−型エピ
タキシャル層、１３はＮ小型不純物領域（前段Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ １のソース）、１４はＮ小型不純
物領域（前段ＭＯＳＦＥＴ Ｑ、のドレインおよび後
段ＭＯＳＦＥＴ Ｑ２のソース共通領域）、１５はＮ
小型不純物領域（後段ＭＯＳＦＥＴ Ｑ２のドレイン）
、１６は前段ＭＯＳＦＥＴＱ１のゲート電極、１７は後
段ＭＯ３ＦＥＴＱ２のゲート電極、１８ａ、 １８ｂは
ゲート酸化膜、１９は層間絶縁膜、２０はソース電極配
線、２１はドレイン電極配線、２２は第１のゲート電極
配線、２３は第２のゲート電極配線である。
、例えば第３図に示すように構成されている。第３図に
おいて、１１はＰ子種の半導体基板、１２はＰ−型エピ
タキシャル層、１３はＮ小型不純物領域（前段Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ １のソース）、１４はＮ小型不純
物領域（前段ＭＯＳＦＥＴ Ｑ、のドレインおよび後
段ＭＯＳＦＥＴ Ｑ２のソース共通領域）、１５はＮ
小型不純物領域（後段ＭＯＳＦＥＴ Ｑ２のドレイン）
、１６は前段ＭＯＳＦＥＴＱ１のゲート電極、１７は後
段ＭＯ３ＦＥＴＱ２のゲート電極、１８ａ、 １８ｂは
ゲート酸化膜、１９は層間絶縁膜、２０はソース電極配
線、２１はドレイン電極配線、２２は第１のゲート電極
配線、２３は第２のゲート電極配線である。
上記デュアルゲートＭＯＳＦＥＴは、概略的には次のよ
うにして形成される。すなわち、Ｐ十型半導体（シリコ
ン）基板１１上にＰ″″型のエピタキシャル層１２を形
成した後、このエピタキシャル層１２上に薄い酸化膜１
８ａ、１８ｂを介して導電層（例えばＭｏ５ｉ）を堆積
形成し、この導電層をバターニングして２つのゲート電
極１６．１７を形成する。
うにして形成される。すなわち、Ｐ十型半導体（シリコ
ン）基板１１上にＰ″″型のエピタキシャル層１２を形
成した後、このエピタキシャル層１２上に薄い酸化膜１
８ａ、１８ｂを介して導電層（例えばＭｏ５ｉ）を堆積
形成し、この導電層をバターニングして２つのゲート電
極１６．１７を形成する。
次に、これらのゲート電極１［ｉ、 １７をマスクとし
てＮ型不純物をイオン注入し、前段ＭＯＳＦＥＴＱ１の
ソース領域１３、前段ＭＯ３ＦＥＴ Ｑｌのドレイン
と後段ＭＯ３ＦＥＴ Ｑ２のソース共通領域１４、お
よび後段ＭＯ８ＦＥＴ Ｑ２のドレイン領域１５をそ
れぞれ形成する。その後、全面に層間絶縁膜１９を形成
し、この絶縁膜１９にコンタクトホールを開孔した後、
全面にアルミニウム等の金属を蒸着し、バターニングを
行なって各配線２０〜２３を形成する。
てＮ型不純物をイオン注入し、前段ＭＯＳＦＥＴＱ１の
ソース領域１３、前段ＭＯ３ＦＥＴ Ｑｌのドレイン
と後段ＭＯ３ＦＥＴ Ｑ２のソース共通領域１４、お
よび後段ＭＯ８ＦＥＴ Ｑ２のドレイン領域１５をそ
れぞれ形成する。その後、全面に層間絶縁膜１９を形成
し、この絶縁膜１９にコンタクトホールを開孔した後、
全面にアルミニウム等の金属を蒸着し、バターニングを
行なって各配線２０〜２３を形成する。
ところで、デュアルゲートＭＯ３ＦＥＴでは、一般に前
段ＭＯＳＦＥＴ Ｑｌのゲート電極１Ｇ（以下第１ゲ
ートと称す）は信号入力用として使用され、後段ＭＯＳ
ＦＥＴ Ｑ２のゲート電極１７（以下第２ゲートと称
す）は利得制御人力用として使用される。従って、高周
波信号が供給される第１ゲートのゲート長Ｌ１はなるべ
く短くする必要があり、一般に第１ゲートのゲート長Ｌ
１は第２ゲートのゲート長Ｌ２と比較して短い構造とな
っている。
段ＭＯＳＦＥＴ Ｑｌのゲート電極１Ｇ（以下第１ゲ
ートと称す）は信号入力用として使用され、後段ＭＯＳ
ＦＥＴ Ｑ２のゲート電極１７（以下第２ゲートと称
す）は利得制御人力用として使用される。従って、高周
波信号が供給される第１ゲートのゲート長Ｌ１はなるべ
く短くする必要があり、一般に第１ゲートのゲート長Ｌ
１は第２ゲートのゲート長Ｌ２と比較して短い構造とな
っている。
しかし、デュアルゲートＭＯ３ＦＥＴにおいて、混変調
特性の改善のためには後段Ｍ ＯＳ Ｆ Ｅ ＴＱｚの
ゲートｇｃＬ ２を前段Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
１のゲート長Ｌ１よりも短くする必要があり、また、雑
音指数ＮＦの改善のためには前段、後段のＭＯＳＦＥＴ
Ｑｌ、Ｑ２共に相互コンダクタンスを大きくする必
要がある。このためには、ゲート長Ｌ Ｌ ＋ Ｌ
２は短い方が望ましい。しかし、前記第３図に示したよ
うな構造のデュアルゲートＭＯ３ＦＥＴでは、後段のＭ
ＯＳＦＥＴ Ｑｚのゲート長Ｌ２を短くすると、ソー
ス、ドレイン間でパンチスルーじやすくなり、耐圧が低
下するという問題を生ずる。
特性の改善のためには後段Ｍ ＯＳ Ｆ Ｅ ＴＱｚの
ゲートｇｃＬ ２を前段Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
１のゲート長Ｌ１よりも短くする必要があり、また、雑
音指数ＮＦの改善のためには前段、後段のＭＯＳＦＥＴ
Ｑｌ、Ｑ２共に相互コンダクタンスを大きくする必
要がある。このためには、ゲート長Ｌ Ｌ ＋ Ｌ
２は短い方が望ましい。しかし、前記第３図に示したよ
うな構造のデュアルゲートＭＯ３ＦＥＴでは、後段のＭ
ＯＳＦＥＴ Ｑｚのゲート長Ｌ２を短くすると、ソー
ス、ドレイン間でパンチスルーじやすくなり、耐圧が低
下するという問題を生ずる。
上記短チヤネル化と高耐圧化とを両立させる手段として
は、第４図に示すように後段ＭＯＳＦＥＴ Ｑｚを２
重拡散により実現したものが知られている。同図に示す
デュアルゲートＭＯＳＦＥＴは次のようにして形成され
る。まず、Ｎ十型シリコン基板２４上にＮ−型のエピタ
キシャル層２５を形成し、このエピタキシャル層２５の
表面領域にＰ型不純物領域２６を形成する。次に、この
不純物領域２Ｇの表面領域に前段Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｓのソース領域２７、および前段ＭＯ３ＦＥＴ
Ｑｌのドレイン領域と後段ＭＯ３ＦＥＴ Ｑｚの
ソース領域の共通領域２８を形成している。なお、この
場合シリコン基板２４が後段ＭＯＳＦＥＴ Ｑｚのド
レインとなる。
は、第４図に示すように後段ＭＯＳＦＥＴ Ｑｚを２
重拡散により実現したものが知られている。同図に示す
デュアルゲートＭＯＳＦＥＴは次のようにして形成され
る。まず、Ｎ十型シリコン基板２４上にＮ−型のエピタ
キシャル層２５を形成し、このエピタキシャル層２５の
表面領域にＰ型不純物領域２６を形成する。次に、この
不純物領域２Ｇの表面領域に前段Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｓのソース領域２７、および前段ＭＯ３ＦＥＴ
Ｑｌのドレイン領域と後段ＭＯ３ＦＥＴ Ｑｚの
ソース領域の共通領域２８を形成している。なお、この
場合シリコン基板２４が後段ＭＯＳＦＥＴ Ｑｚのド
レインとなる。
このような構成では、後段ＭＯＳＦＥＴ Ｑｚのチャ
ネル領域がＰ型不純物領域２Ｂに形成されており、空乏
層は主にエピタキシャル層２５側に伸びるので、第２ゲ
ートのゲート長Ｌ２を短く設定しても耐圧の低下が少な
い。
ネル領域がＰ型不純物領域２Ｂに形成されており、空乏
層は主にエピタキシャル層２５側に伸びるので、第２ゲ
ートのゲート長Ｌ２を短く設定しても耐圧の低下が少な
い。
しかし、このような構成では、上述したようにシリコン
基板２４側がドレインとなるため、例えばゲート、ソー
ス間に静電破壊に対する保護ダイオード等を設ける場合
には、寄生トランジスタ効果を考慮する必要があり極め
て不利となる。すなわち、前記第３図に示したような構
造のデュアルゲートＭＯＳ ＦＥＴにおいて保護ダイ
オードを形成する場合には、第５図に示す如くエピタキ
シャル層１２の表面領域に２つのダイオードのカソード
となるＮ型の不純物領域２９を形成し、この不純物領域
２９の表面領域にアノードとなるＰ小型の不純物領域３
０．３１を形成する。そして、上記Ｐ上型不純物領域３
０を前記第１のゲート電極配線２２へ、Ｐ中型不純物領
域３１を前記ソース電極配線２０へそれぞれ接続する。
基板２４側がドレインとなるため、例えばゲート、ソー
ス間に静電破壊に対する保護ダイオード等を設ける場合
には、寄生トランジスタ効果を考慮する必要があり極め
て不利となる。すなわち、前記第３図に示したような構
造のデュアルゲートＭＯＳ ＦＥＴにおいて保護ダイ
オードを形成する場合には、第５図に示す如くエピタキ
シャル層１２の表面領域に２つのダイオードのカソード
となるＮ型の不純物領域２９を形成し、この不純物領域
２９の表面領域にアノードとなるＰ小型の不純物領域３
０．３１を形成する。そして、上記Ｐ上型不純物領域３
０を前記第１のゲート電極配線２２へ、Ｐ中型不純物領
域３１を前記ソース電極配線２０へそれぞれ接続する。
この際、エピタキシャル層１２の表面領域にＰ小型の不
純物領域３２を形成し、上記Ｐ上型不純物領域３１に接
続することによりＰ−型エピタキシャル層１２を接地す
ることができ、これによって寄生トランジスタ効果を抑
制できる。これに対し、第４図に示したようにシリコン
基板２４側がドレインとなる場合には、第６図に示すよ
うにＮ−型のエピタキシャル層２５の表面領域にＰ型の
不純物領域３３を形成し、この不純物領域３３の表面領
域にＮ小型の不純物領域３４．３５を形成して２つのダ
イオードを形成する。そして、前記第５図の場合と同様
にＮ十型不純物領域３４を前記第４図における第１のゲ
ート電極配線に、Ｎ小型の不純物領域３５をソース電極
にそれぞれ接続するわけであるが、この場合Ｎ−型エピ
タキシャル層２５がドレインであり接地できないため、
寄生トランジスタ効果が発生しやすくなり、これを低減
するためにはＰ型不純物領域３３の拡散深さΔＬをＮ十
型不純物領域３４．３５の拡散深さに対して充分深くす
る必要がある。このためには、高い加速電圧によるイオ
ン注入や高温の熱処理が必要となる。
純物領域３２を形成し、上記Ｐ上型不純物領域３１に接
続することによりＰ−型エピタキシャル層１２を接地す
ることができ、これによって寄生トランジスタ効果を抑
制できる。これに対し、第４図に示したようにシリコン
基板２４側がドレインとなる場合には、第６図に示すよ
うにＮ−型のエピタキシャル層２５の表面領域にＰ型の
不純物領域３３を形成し、この不純物領域３３の表面領
域にＮ小型の不純物領域３４．３５を形成して２つのダ
イオードを形成する。そして、前記第５図の場合と同様
にＮ十型不純物領域３４を前記第４図における第１のゲ
ート電極配線に、Ｎ小型の不純物領域３５をソース電極
にそれぞれ接続するわけであるが、この場合Ｎ−型エピ
タキシャル層２５がドレインであり接地できないため、
寄生トランジスタ効果が発生しやすくなり、これを低減
するためにはＰ型不純物領域３３の拡散深さΔＬをＮ十
型不純物領域３４．３５の拡散深さに対して充分深くす
る必要がある。このためには、高い加速電圧によるイオ
ン注入や高温の熱処理が必要となる。
（発明が解決しようとする問題点）
上述したように、従来のＭＯＳ型半導体装置では、混変
調特性および雑音指数を改善しようとすると耐圧が低下
し、耐圧を低下させることなく混変調特性および雑音指
数を改善しようとするとゲート、ソース間の静電破壊に
対する保護が難しくなる欠点がある。
調特性および雑音指数を改善しようとすると耐圧が低下
し、耐圧を低下させることなく混変調特性および雑音指
数を改善しようとするとゲート、ソース間の静電破壊に
対する保護が難しくなる欠点がある。
この発明は、上記のような事情に鑑みてなされたもので
、その目的とするところは、耐圧の低下や静電破壊に対
する保護の困難化を招くことなく混変調特性および雑音
指数を改善できるＭＯＳ型半導体装置を提供することで
ある。
、その目的とするところは、耐圧の低下や静電破壊に対
する保護の困難化を招くことなく混変調特性および雑音
指数を改善できるＭＯＳ型半導体装置を提供することで
ある。
［発明の構成］
（問題点を解決するための手段）
すなわち、この発明においては、上記の目的を達成する
ために、第１導電型の半導体基体の主表面領域にドレイ
ンとして働く第２導電型の第１の不純物領域を形成し、
前記半導体基体の主表面領域と前記第１不純物領域との
境界領域に第１導電型の第２の不純物領域を形成した後
、この第２不純物領域内の表面領域の一部にソースとし
て働く第２導電型の第３の不純物領域を形成し、前記第
１．第２不純物領域上の前記半導体基体上の一部に絶縁
層を介してゲート電極として働く導電層を形成している
。そして、前記第２不純物領域の不純物濃度は前記第１
不純物領域の不純物濃度より高く、且つ前記第３不純物
領域の不純物濃度よりも低く設定している。
ために、第１導電型の半導体基体の主表面領域にドレイ
ンとして働く第２導電型の第１の不純物領域を形成し、
前記半導体基体の主表面領域と前記第１不純物領域との
境界領域に第１導電型の第２の不純物領域を形成した後
、この第２不純物領域内の表面領域の一部にソースとし
て働く第２導電型の第３の不純物領域を形成し、前記第
１．第２不純物領域上の前記半導体基体上の一部に絶縁
層を介してゲート電極として働く導電層を形成している
。そして、前記第２不純物領域の不純物濃度は前記第１
不純物領域の不純物濃度より高く、且つ前記第３不純物
領域の不純物濃度よりも低く設定している。
（作用）
上記のような構成では、チャネル領域がゲート電極とし
ての導電層下の第２不純物領域の表面領域に形成され、
各領域の不純物濃度が「第３不純物領域〉第２不純物領
域〉第１不純物領域」となっているので、ソース、ドレ
イン間に電圧が印加された時、空乏層は主としてドレイ
ン領域（第１不純物領域）側に伸びるので、ゲート長を
短く設定してもパンチスルーか起り難くなり耐圧の低下
を防止できる。また半導体基体を接地することが可能で
あるので、ゲート、ソース間の保護ダイオードを比較的
簡単に組込むことができる。
ての導電層下の第２不純物領域の表面領域に形成され、
各領域の不純物濃度が「第３不純物領域〉第２不純物領
域〉第１不純物領域」となっているので、ソース、ドレ
イン間に電圧が印加された時、空乏層は主としてドレイ
ン領域（第１不純物領域）側に伸びるので、ゲート長を
短く設定してもパンチスルーか起り難くなり耐圧の低下
を防止できる。また半導体基体を接地することが可能で
あるので、ゲート、ソース間の保護ダイオードを比較的
簡単に組込むことができる。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図において、３６はＰ中型シリコン基板で、
この基板３６上にはＰ−型のエピタキシャル層３７が形
成される。このエピタキシャル層３７の表面領域には後
段Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２のＮ−型ドレイン領
域３８が形成され、このドレイン領域３Ｂとエピタキシ
ャル層３７との境界面に、一部が上記ドレイン領域３８
に入り込む形でチャネル領域となるＰ型不純物領域３９
が形成される。また、上記Ｐ型不純物領域３９とエピタ
キシャル層３７との境界面に、一部がこのＰ型不純物領
域３９に入り込む形で前段Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
１のドレインおよび後段Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
２のソースとなるＮ中型の共通不純物領域４０が形成
される。また、上記エピタキシャル層３７の表面領域に
は上記共通不純物領域４０と所定間隔に離隔して前段Ｍ
Ｏ８ＦＥＴＱ１のソースとしてのＮ十型不純物領域４１
が、上記Ｎ−型不純物領域３８の表面領域には上記Ｐ型
不純物領域３９と所定間隔に離隔して後段ＭＯＳＦＥＴ
Ｑ２のドレイン電極配線とのコンタクト領域として
のＮ中型不純物領域４２がそれぞれ形成される。上記Ｎ
十型不純物領域４０．４１間の前記エピタキシャル層３
７上には、薄い酸化膜（ゲート酸化膜）４３を介して前
段Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ＋のゲート電極４４が
、上記Ｐ型不純物領域３９およびＮ型不純物領域３８の
一部領域上には薄い酸化膜（ゲート酸化膜）４５を介し
て後段Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２のゲート電極４
Ｂがそれぞれ形成される。そして、上記基板上の全面に
層間絶縁膜としての酸化膜４７が形成され、この酸化膜
４７に形成されたコンタクトホールを介して、上記Ｎ十
型不純物領域４１に接続される前段Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ｓのソース電極配線４８、上記ゲート電極４
４に接続される第１のゲート電極配線４９、上記ゲート
電極４６に接続される第２のゲート電極配線５０、およ
び上記Ｎ十型不純物領域４２に接続される後段ＭＯＳＦ
ＥＴ Ｑ２のドレイン電極配線５１がそれぞれ形成さ
れる。
する。第１図において、３６はＰ中型シリコン基板で、
この基板３６上にはＰ−型のエピタキシャル層３７が形
成される。このエピタキシャル層３７の表面領域には後
段Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２のＮ−型ドレイン領
域３８が形成され、このドレイン領域３Ｂとエピタキシ
ャル層３７との境界面に、一部が上記ドレイン領域３８
に入り込む形でチャネル領域となるＰ型不純物領域３９
が形成される。また、上記Ｐ型不純物領域３９とエピタ
キシャル層３７との境界面に、一部がこのＰ型不純物領
域３９に入り込む形で前段Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
１のドレインおよび後段Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
２のソースとなるＮ中型の共通不純物領域４０が形成
される。また、上記エピタキシャル層３７の表面領域に
は上記共通不純物領域４０と所定間隔に離隔して前段Ｍ
Ｏ８ＦＥＴＱ１のソースとしてのＮ十型不純物領域４１
が、上記Ｎ−型不純物領域３８の表面領域には上記Ｐ型
不純物領域３９と所定間隔に離隔して後段ＭＯＳＦＥＴ
Ｑ２のドレイン電極配線とのコンタクト領域として
のＮ中型不純物領域４２がそれぞれ形成される。上記Ｎ
十型不純物領域４０．４１間の前記エピタキシャル層３
７上には、薄い酸化膜（ゲート酸化膜）４３を介して前
段Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ＋のゲート電極４４が
、上記Ｐ型不純物領域３９およびＮ型不純物領域３８の
一部領域上には薄い酸化膜（ゲート酸化膜）４５を介し
て後段Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２のゲート電極４
Ｂがそれぞれ形成される。そして、上記基板上の全面に
層間絶縁膜としての酸化膜４７が形成され、この酸化膜
４７に形成されたコンタクトホールを介して、上記Ｎ十
型不純物領域４１に接続される前段Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ｓのソース電極配線４８、上記ゲート電極４
４に接続される第１のゲート電極配線４９、上記ゲート
電極４６に接続される第２のゲート電極配線５０、およ
び上記Ｎ十型不純物領域４２に接続される後段ＭＯＳＦ
ＥＴ Ｑ２のドレイン電極配線５１がそれぞれ形成さ
れる。
次に、上記第１図に示したＭＯＳ型半導体装置の製造工
程について説明する。まず、ボロンをｌＸ１０２° ｃ
ｍ−３程度の濃度で含んだウェハー（シリコン基板３Ｂ
）の表面に、２Ｘ１０１４ａｍ−３程度の濃度のボロン
を含んだエピタキシャル層３７を堆積形成する。次に、
」二記エピタキシャル層３７上に酸化膜を約１００００
人成長させ、パターニングを行なった後、この酸化膜を
マスクとしてリンを加速電圧６０ＫｅＶ、 ドーズ量３
．ＯＸＩＯ１２ｃｍ−２程度イオン注入する。続いて、
１１５０℃のＮ２雰囲気中で１５時間程度熱処理し、上
記イオン注入したリンを拡散させてＮ−型不純物領域３
８を形成する。その後、全面に薄い酸化膜（５００人）
を成長させ、この酸化膜上にモリブデンシリサイド（Ｍ
ｏＳｉ）を４０００人程度堆積形成し、パターニングを
行なってゲート酸化膜４３．４５およびゲート電極４４
．４０を形成する。
程について説明する。まず、ボロンをｌＸ１０２° ｃ
ｍ−３程度の濃度で含んだウェハー（シリコン基板３Ｂ
）の表面に、２Ｘ１０１４ａｍ−３程度の濃度のボロン
を含んだエピタキシャル層３７を堆積形成する。次に、
」二記エピタキシャル層３７上に酸化膜を約１００００
人成長させ、パターニングを行なった後、この酸化膜を
マスクとしてリンを加速電圧６０ＫｅＶ、 ドーズ量３
．ＯＸＩＯ１２ｃｍ−２程度イオン注入する。続いて、
１１５０℃のＮ２雰囲気中で１５時間程度熱処理し、上
記イオン注入したリンを拡散させてＮ−型不純物領域３
８を形成する。その後、全面に薄い酸化膜（５００人）
を成長させ、この酸化膜上にモリブデンシリサイド（Ｍ
ｏＳｉ）を４０００人程度堆積形成し、パターニングを
行なってゲート酸化膜４３．４５およびゲート電極４４
．４０を形成する。
次に、全面にレジストを塗布し、バターニングを行なっ
てこのレジストをマスクとしてボロンを加速電圧６０Ｋ
ｅＶ、 ドーズｆｉｋ４ Ｘ １０” ｃｍ−２にて
イオン注入した後、１１００℃のＮ２雰囲気中にて５時
間程度熱処理し、Ｐ型不純物領域３９を形成する。次に
再度レジストを塗布してバターニングを行ない、ヒ素を
加速電圧４０ＫｅＶ、ドーズ瓜５Ｘ１０Ｉ５ｃｍ−”に
てイオン注入し、１０００℃のＮ２雰囲気中にて３０分
間アニールしてＮ串型不純物領域４０．４１．４２を形
成する。その後、全面に層間絶縁膜４７（例えばＢＰＳ
Ｇ）を堆積形成し、コンタクトホールを開孔する。そし
て、全面にアルミニウムを蒸着し、このアルミニウム層
をバターニングして各電極配線４８〜５１を形成する。
てこのレジストをマスクとしてボロンを加速電圧６０Ｋ
ｅＶ、 ドーズｆｉｋ４ Ｘ １０” ｃｍ−２にて
イオン注入した後、１１００℃のＮ２雰囲気中にて５時
間程度熱処理し、Ｐ型不純物領域３９を形成する。次に
再度レジストを塗布してバターニングを行ない、ヒ素を
加速電圧４０ＫｅＶ、ドーズ瓜５Ｘ１０Ｉ５ｃｍ−”に
てイオン注入し、１０００℃のＮ２雰囲気中にて３０分
間アニールしてＮ串型不純物領域４０．４１．４２を形
成する。その後、全面に層間絶縁膜４７（例えばＢＰＳ
Ｇ）を堆積形成し、コンタクトホールを開孔する。そし
て、全面にアルミニウムを蒸着し、このアルミニウム層
をバターニングして各電極配線４８〜５１を形成する。
このような構成によれば、後段ＭＯＳＦＥＴＱ２のチャ
ネル領域がゲート電極４Ｂとしての導電層下のＰ型不純
物領域３９の表面領域に形成され、各不純物領域３Ｂ、
３９．４０の不純物濃度が「Ｎ−型不純物領域３８＜
Ｐ型不純物領域３９＜Ｎ串型不純物領域４０」となって
いるので、ソース、ドレイン間に電圧が印加された時、
空乏層は主としてドレイン領域（Ｎ−型不純物領域３８
）側に伸びるので、ゲート長を短く設定してもパンチス
ルーが起り難くなり耐圧の低下を防止できる。また、半
導体基板を接地することができるので、ゲート、ソース
間の保護ダイオードを前記第５図に示した構成で比較的
簡単に組込むことができる。
ネル領域がゲート電極４Ｂとしての導電層下のＰ型不純
物領域３９の表面領域に形成され、各不純物領域３Ｂ、
３９．４０の不純物濃度が「Ｎ−型不純物領域３８＜
Ｐ型不純物領域３９＜Ｎ串型不純物領域４０」となって
いるので、ソース、ドレイン間に電圧が印加された時、
空乏層は主としてドレイン領域（Ｎ−型不純物領域３８
）側に伸びるので、ゲート長を短く設定してもパンチス
ルーが起り難くなり耐圧の低下を防止できる。また、半
導体基板を接地することができるので、ゲート、ソース
間の保護ダイオードを前記第５図に示した構成で比較的
簡単に組込むことができる。
上記第１図に示したＭＯＳ型半導体装置と前記第３図に
示したＭＯＳ型半導体装置において、第１、第２ゲート
のゲート幅Ｗをそれぞれ６００μｍ１第１ゲートのゲー
ト長Ｌ１を１．５μｍとし、第２ゲートのゲート長Ｌ２
を変化させた時のＭＯＳ ＦＥＴ Ｑｌ、Ｑ２の相
互コンダクタンスｇｍ１．ｇｍ２と耐圧との関係を下表
−１に示す。
示したＭＯＳ型半導体装置において、第１、第２ゲート
のゲート幅Ｗをそれぞれ６００μｍ１第１ゲートのゲー
ト長Ｌ１を１．５μｍとし、第２ゲートのゲート長Ｌ２
を変化させた時のＭＯＳ ＦＥＴ Ｑｌ、Ｑ２の相
互コンダクタンスｇｍ１．ｇｍ２と耐圧との関係を下表
−１に示す。
表−１
上表−１に示すように、従来のＭＯＳ型半導体装置では
、Ｌ２が小さくなるにつれて耐圧が低下しているが、こ
れは空乏層がドレイン領域１５からエピタキシャル層１
２側へ伸びるためである。これに対し、この発明のＭＯ
Ｓ型半導体装置では、空乏層はＮ″″型不純物領域３８
側に伸びるので、ゲート長Ｌ２を小さくしても充分な耐
圧を得ることができる。従って、耐圧の低下や静電破壊
に対する保護の困難化を招くことなく混変調特性および
雑音指数を改善できる。
、Ｌ２が小さくなるにつれて耐圧が低下しているが、こ
れは空乏層がドレイン領域１５からエピタキシャル層１
２側へ伸びるためである。これに対し、この発明のＭＯ
Ｓ型半導体装置では、空乏層はＮ″″型不純物領域３８
側に伸びるので、ゲート長Ｌ２を小さくしても充分な耐
圧を得ることができる。従って、耐圧の低下や静電破壊
に対する保護の困難化を招くことなく混変調特性および
雑音指数を改善できる。
第２図は、この発明の他の実施例を示すもので、前記第
１図におけるＮ−型不純物領域３８およびＰ型不純物領
域３９を前段のＭＯＳＦＥＴ Ｑ、の下部（不純物領
域４０．４１）全体に渡って形成したものである。第２
図において、前記第１図と同一構成部分には同じ符号を
付してその詳細な説明は省略する。
１図におけるＮ−型不純物領域３８およびＰ型不純物領
域３９を前段のＭＯＳＦＥＴ Ｑ、の下部（不純物領
域４０．４１）全体に渡って形成したものである。第２
図において、前記第１図と同一構成部分には同じ符号を
付してその詳細な説明は省略する。
このような構成においても前記第１図と同様に空乏層が
Ｎ″″型領域３８側に伸びるので、ゲート長Ｌ２を短く
設定してもパンチスルーが起り難くなり耐圧の低下を防
止できる。また、Ｐ型のシリコン基板３６を接地でき、
ゲート、ソース間の保護ダイオードを比較的簡単に組込
むことができる。
Ｎ″″型領域３８側に伸びるので、ゲート長Ｌ２を短く
設定してもパンチスルーが起り難くなり耐圧の低下を防
止できる。また、Ｐ型のシリコン基板３６を接地でき、
ゲート、ソース間の保護ダイオードを比較的簡単に組込
むことができる。
［発明の効果］
以上説明したようにこの発明によれば、耐圧の低下や静
電破壊に対する保護の困難化を招くことなく混変調特性
および雑音指数を改善できるＭＯＳ型半導体装置が得ら
れる。
電破壊に対する保護の困難化を招くことなく混変調特性
および雑音指数を改善できるＭＯＳ型半導体装置が得ら
れる。
第１図はこの発明の一実施例に係わるＭＯ３型半導体装
置を示す図、第２図はこの発明の他の実施例について説
明するための図、第３図ないし第６図はそれぞれ従来の
ＭＯＳ型半導体装置について説明するための図である。 ３６・・・Ｐ十型シリコン基板、３７・・・Ｐ−型エピ
タキシャル層（半導体基体）、３８・・・Ｎ−型不純物
領域（第１の不純物領域）、３９・・・Ｐ型不純物領域
（第２の不純物領域）、４０・・・Ｎ十型共通不純物領
域（第３の不純物領域）、４１・・・Ｎ十型不純物領域
（第４の不純物領域）、４２・・・Ｎ十型不純物領域（
ＭＯＳ ＦＥＴ Ｑ２のドレイン電極配線とのコン
タクト領域） 、４３．４５・・・ゲート酸化膜、４４
゜４６・・・ゲート電極。 出願人代理人 弁理士 鈴江武彦 ＱＩ ０２ 第１図 第２図 ＱＩ ０２ （〆 第３図 ＱＩ ０２ １ 人 第４図 第５図 第６図
置を示す図、第２図はこの発明の他の実施例について説
明するための図、第３図ないし第６図はそれぞれ従来の
ＭＯＳ型半導体装置について説明するための図である。 ３６・・・Ｐ十型シリコン基板、３７・・・Ｐ−型エピ
タキシャル層（半導体基体）、３８・・・Ｎ−型不純物
領域（第１の不純物領域）、３９・・・Ｐ型不純物領域
（第２の不純物領域）、４０・・・Ｎ十型共通不純物領
域（第３の不純物領域）、４１・・・Ｎ十型不純物領域
（第４の不純物領域）、４２・・・Ｎ十型不純物領域（
ＭＯＳ ＦＥＴ Ｑ２のドレイン電極配線とのコン
タクト領域） 、４３．４５・・・ゲート酸化膜、４４
゜４６・・・ゲート電極。 出願人代理人 弁理士 鈴江武彦 ＱＩ ０２ 第１図 第２図 ＱＩ ０２ （〆 第３図 ＱＩ ０２ １ 人 第４図 第５図 第６図
Claims (6)
- （１）第１導電型の半導体基体と、この半導体基体の主
表面領域に形成されドレインとして働く第２導電型の第
１の不純物領域と、前記半導体基体の主表面領域と前記
第１不純物領域との境界領域に形成され表面の一部がチ
ャネル領域となる第１導電型の第２の不純物領域と、こ
の第２不純物領域内の表面領域の一部に形成されソース
として働く第２導電型の第３の不純物領域と、前記第１
、第２不純物領域上の前記半導体基体上の一部に絶縁層
を介して形成されゲート電極として働く導電層とを具備
し、前記第２不純物領域の不純物濃度は前記第１不純物
領域の不純物濃度より高く、且つ前記第３不純物領域の
不純物濃度よりも低いことを特徴とするＭＯＳ型半導体
装置。 - （２）前記第１導電型はＰ型であり、前記第２導電型は
Ｎ型であることを特徴とする特許請求の範囲第１項記載
のＭＯＳ型半導体装置。 - （３）同一の第１導電型半導体基体上に第１、第２のＭ
ＯＳＦＥＴを形成し、これらＭＯＳＦＥＴのソースとド
レインとを第２導電型の不純物領域を用いて共通接続し
てなるデュアルゲート型のＭＯＳ型半導体装置において
、前記第１のＭＯＳＦＥＴは、前記半導体基体の主表面
領域に形成されドレインとして働く第２導電型の第１の
不純物領域と、前記半導体基体の主表面領域と前記第１
不純物領域との境界領域に形成され表面の一部がチャネ
ル領域となる第１導電型の第２の不純物領域と、この第
２不純物領域内の表面領域の一部に形成されソースとし
て働く第２導電型の第３の不純物領域と、前記第１、第
２不純物領域上の前記半導体基体上の一部に絶縁層を介
して形成されゲート電極として働く第１の導電層とから
成り、前記第２のＭＯＳＦＥＴは、前記第３の不純物領
域と、前記半導体基体の主表面領域に前記第３不純物領
域と所定の間隔に離隔して形成される第２導電型の第４
の不純物領域と、前記第３、第４不純物領域間の前記半
導体基体上に絶縁層を介して形成されゲート電極として
働く第２の導電層とから成り、前記第２不純物領域の不
純物濃度は前記第１不純物領域の不純物濃度より高く、
且つ前記第３不純物領域の不純物濃度よりも低いことを
特徴とするＭＯＳ型半導体装置。 - （４）前記第１導電型はＰ型であり、前記第２導電型は
Ｎ型であることを特徴とする特許請求の範囲第３項記載
のＭＯＳ型半導体装置。 - （５）第１導電型の半導体基体と、この半導体基体の主
表面領域に形成されドレインとして働く第２導電型の第
１の不純物領域と、この第１不純物領域の表面領域に形
成され表面の一部がチャネル領域となる第１導電型の第
２の不純物領域と、この第２不純物領域内の表面領域に
形成されソースとして働く第２導電型の第３の不純物領
域と、前記第１、第２不純物領域上の前記半導体基体上
の一部に絶縁層を介して形成されゲート電極として働く
第１の導電層と、前記第２不純物領域の表面領域に前記
第３不純物領域と所定の間隔に離隔して形成される第２
導電型の第４の不純物領域と、前記第３、第４不純物領
域間の前記半導体基体上に絶縁層を介して形成されゲー
ト電極として働く第２の導電層とを具備し、前記第２不
純物領域の不純物濃度は前記第１不純物領域の不純物濃
度より高く、且つ前記第３不純物領域の不純物濃度より
も低いことを特徴とするＭＯＳ型半導体装置。 - （６）前記第１導電型はＰ型であり、前記第２導電型は
Ｎ型であることを特徴とする特許請求の範囲第５項記載
のＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62046977A JPS63213369A (ja) | 1987-03-02 | 1987-03-02 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62046977A JPS63213369A (ja) | 1987-03-02 | 1987-03-02 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63213369A true JPS63213369A (ja) | 1988-09-06 |
Family
ID=12762296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62046977A Pending JPS63213369A (ja) | 1987-03-02 | 1987-03-02 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63213369A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159352A (ja) * | 2003-11-21 | 2005-06-16 | Infineon Technologies Ag | Ｌｄｍｏｓトランジスタ装置、集積回路およびその製造方法 |
-
1987
- 1987-03-02 JP JP62046977A patent/JPS63213369A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159352A (ja) * | 2003-11-21 | 2005-06-16 | Infineon Technologies Ag | Ｌｄｍｏｓトランジスタ装置、集積回路およびその製造方法 |
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