JPS63214020A - スイツチング用ｃｍｏｓ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスイッチング用ＣＭＯＳ回路とくに負荷に対す
るスイッチング出力回路に適する０Ｍ０８回路、より正
確には互いに異なる固定された電位をもつ１対の基準電
位点間に互いに逆導電形のチャネルを存する１対のＭＯ
Ｓトランジスタを直列接続し、開閉指令が両基準電位の
いずれの状態を取るかに応じて両ＭＯＳトランジスタを
交互に開閉動作させ、両ＭＯＳトランジスタの相互接続
点からスイッチング出力を取り出すようにしたスイッチ
ング用ＣＭＯ５回路に関する。

〔従来の技術〕

近時ＣＭＯ５回路は種々の集積回路に広く用いられるに
至り、それを構成するＭＯＳトランジスタはますます微
細化され、かつそれによってスイッチング速度の向上が
達成されている。しかし、ＣＭＯ３集積回路の出力部に
組み込まれるＭＯＳトランジスタはしばしば電流容量の
大きな負荷をスイッチングないしは開閉する要があり、
そのチャネルを通過電流に相応した大きさにしてやらね
ばならないので、集積回路内の他部分におけるようには
微細化を図ることができない０ＭＯＳトランジスタのチ
ャネルの寸法が大きいとそれを覆うゲートの面積が広く
なり、ゲートのもつ静電容量が増すので、ＭＯＳトラン
ジスタのスイッチング速度を早めることが困難になる。

もちろん出力回路を別のチップにしてバイポーラトラン
ジスタを用いればスイッチング速度を容易に上げること
ができるが、その分だけ実装面積が増えかつコストも高
くなる。また、別のチップに分離しなくても集積回路を
ＢｉＭＯ３形にすれば出力回路にバイポーラトランジス
タを用いることもできるが、この種の集積回路はＣＭＯ
Ｓ回路に比べると製作工程がどうしても増えるのでコス
ト的には不利になるのを免れない、このようにチップの
大きさやコストを考えると、他部分がＣＭＯＳ回路であ
る集積回路の出力部はやはりＣＭＯＳ回路とするのが最
も有利である。

第５図はかかる出力回路に従来から用いられているスイ
ッチング用ＣＭＯＳ回路を示すものである０図の右側の
２個のＭＯＳトランジスタ１ｐ＋Ｉｎがスイッチング出
力Ｓｏの発生用で、１対の基準電位点Ｖｄ、Ｖｓの間に
直列接続されており、その内の一方のＭＯＳトランジス
タ１ｐがｐチャネル形で他方のＭＯＳトランジスタ１＋
がｎチャネル形である。

これらの互いに逆導電形のチャネルをもつＭＯＳトラン
ジスタＩＰ、　Ｉｎはそれらのゲートに共通のゲート操
作電位Ｖｇを受け、両ＭＯＳトランジスタの相互接続点
からスイッチング出力Ｓｏが取り出される。別のＭＯ３
Ｉ−ランジスタ２ｐ、２ｎからなるトランジスタ対はゲ
ート操作電位Ｖｇの発生用で、トランジスタ対１ｐ、　
Ｉｎと全く同様なチャネル導電形と相互接続様式をもち
、その共通接続されたゲートに開閉指令Ｓｉを受け、両
ＭＯＳトランジスタ２ｐ、　２ｎの相互接続点からゲー
ト操作電位Ｖｇを発する。開閉指令Ｓｔは２個の状態す
なわち基準電位Ｖｄか基準電位ｖ３かを取り、これに対
応してスイッチング出力Ｓｏも基準電位Ｖｄまたは基準
電位Ｖａを出力する。

容易にわかるように開閉指令Ｓｉが基準電位Ｖｄの状態
であるとき、ｐチャネルＭＯＳトランジスタ２ｐは開、
ｎチャネルＭＯ３Ｉ−ランジスタ２ｎは閉でゲート操作
電位Ｖｇは基準電位Ｖｓの状態となり、このときｐチャ
ネルＭＯ３Ｉ−ランジスタ１ｐは閉、ｎチャネルＭＯＳ
トランジスタｌｎは開となってスイッチング出力Ｓｏと
して基準電位Ｖｄが出力される。逆に開閉指令Ｓｔが基
準電位ｖ３の状態をとったとき、各ＭＯＳトランジスタ
の開閉状態は前と逆になり、スイッチング出力Ｓｏとし
て基準電位Ｖｓが出力される。

〔発明が解決しようとする問題点〕

しかし、前述のように第５図の従来回路はそのスイッチ
ング速度が遅い欠点がある。第６図はこの回路の動作を
示す波形図である。同図ｆａｌは開閉指令Ｓｉの波形で
あり、図示のように時刻ｔｏで開閉指令Ｓｉが低い基準
電位Ｖｓから高い基準電位Ｖｄに立ち上がったとする。

これに応じてＭｏ５トランジスタ２ｐは閉から開に、Ｍ
ｏ３トランジスタ２ｎは開から閉になり、ゲート操作電
位Ｖｇは同図中）に示すように高い基準電位Ｖｄから直
ちに立ち下がろうとするが、ＭＯＳトランジスタ２ｎの
オン抵抗を通じて２個のＭｏ３トランジスタ１ｐ＋　Ｉ
ｎのゲートキャパシタンスを放電しなければならないの
で、図示のように該オン抵抗とゲートキャパシタンスと
の積で決まる時定数でしか立ち下がることができない、
ＭＯＳトランジスタ１ｐは基準電位Ｖｄからその動作し
きい値だけ下方の動作電位ＶｇＰで開状態から閉状態に
移るから、ゲート操作電位Ｖｇがこの動作電位ＶｇＧｌ
まで下がったときにスイッチング出力Ｓｏが同図（Ｃ）
に示すように始めて低い基準電位Ｖｓから高い基準電位
Ｖｄに立ち上がる。従って、このスイッチング出力Ｓｏ
の立ち上がりは時刻ｔｏから時間Δｔだけ遅れることに
なる。開閉指令Ｓｉが時刻ｔ１で立ち下がったときも同
様で、ゲート操作電位ＶｇはＭＯＳトランジスタ２ｐの
オン抵抗とＭＯＳトランジスタｌｐ、　ｉｎのゲートキ
ャパシタンスの和との積で決まる時定数で立ち上がり、
それがＭＯＳトランジスタ１ｎの動作電位Ｖｇｌ）まで
立ち上がったときにＭｏ３トランジスタ１ｎが閉状態か
ら開状態に移り、従ってスイッチング出力Ｓｏは時刻ｔ
１から前とほぼ同じ時間Δｔでけ連れて基準電位Ｖｄか
ら基準電位ｖ３に立ち下がることになる。

第６図から容易にわかるように、開閉指令Ｓｉ。

切り換わる周波数が高くて時刻ｔ１から時刻ｔ２までの
時間が遅れ時間Δｔよりも小であると、第５図のスイッ
チング用ＣＭＯＳ回路は開閉指令Ｓｉに対して応答でき
なくなる。なお、第６図ｔｅｌの波形はスイッチング出
力Ｓａを受ける負荷が純抵抗である場合であるが、負荷
にはほとんどの場合キャパシタンスやりアクタンスがあ
るから、実際のスイッチング出力の波形に同図中）と順
位な遅れがさらに生じる場合が多い。

本発明は上述のような問題点を克服してスイッチング用
ＣＭＯＳ回路の動作遅れを減らしてそのスイッチング速
度を向上することを目的とするものである。

〔問題点を解決するための手段〕

本発明は、冒頭記載のスイッチング用ＣＭＯＳ回路が接
続された両基準電位間の範囲内において各ＭＯＳトラン
ジスタがその開閉状態を切り換えるそのゲートの動作電
位を挟んで第１および第２のゲート制御電位を咳両電位
間の電位差が両基準電位間の電位差よりも小になるよう
に選定し、各ＭＯＳトランジスタのゲート電位を該第１
および第２のゲート制御電位にそれぞれ設定する第１お
よび第２の電位設定回路を設け、開閉指令が取る電位状
態に応じて該両電位設定回路により各ＭＯ。

Ｓトランジスタのゲート電位を第１および第２のゲート
制御電位のいずれかに交互にかつ両ＭＯＳトランジスタ
が交互に開閉動作をするように切り換えることによって
、前述の目的を達成する。

〔作用〕

第１図と第２図を参照しながら本発明のもつ上記構成の
作用を説明する。これらの図中前の第５図および第６図
と同じ部分は同じ符号で示されている。ただし、第１図
には前のＭＯＳトランジスタ対２ｐ、２ｎは含まれてお
らず、開閉指令Ｓｔとして前とは論理的には補な波形を
もつ信号が図の左側から与えられるものとする。

第１図には第１および第２の電位設定回路ＩＯおよび２
０がブロックの形で示されており、それらは最も簡単に
はブロック内に例示されたようにそれぞれ単一のダイオ
ードであづてよい、第１図では、これらの電位設定回路
１０．２０は１対のＭＯＳトランジスタｉｐ、　ｉｎに
対して共通に設けられているが、実施例の項に示すよう
に両電位設定回路をＭＯＳトランジスタ１ｐとＭｏ３ト
ランジスタ１ｎに対してそれぞれ設けるようにしてもよ
い、第２図はこれらの電位設定回路１０．２０が設定す
る第１および第２のゲート制御電位Ｖｇｌ、Ｖｇ２を示
すものである。

第２図（ａｌの上側と下側にはスイッチング用ＣＭＯ８
回路に与えられる２個の基準電位νｄ、Ｖｓがそれぞれ
示されており、図の中央ブロックには２個のＭＯＳトラ
ンジスタｌｐ、　ｉｎの動作電位Ｖｇｐ、　Ｖｇｎが示
されている。この内の動作電位Ｖｇ１１は高い基準電位
ＶｄからＭＯＳトランジスタ１ρのもつ動作しきい値だ
け教い所にあり、動作電位Ｖｇｎは低い基準電位ｖ３か
らＭＯＳトランジスタ１ｎの動作しきい値だけ高い所に
ある。第１および第２のゲート制御電位ＶｇｌおよびＶ
ｇ２はもちろん両基準電位Ｖｄ、　Ｖｓ間の範囲内にあ
り、再動作電位Ｖｇｐ、　Ｖｇｎは挟むようにそれぞれ
その上下に設定される。すなわち、開閉指令Ｓｊが高い
基準電位Ｖｄの状態にあるとき、第１の電位設定回路１
０はそのダイオードがもつ沿層電圧Ｅだけ基準電位Ｖｄ
より低い第１のゲート制ｗｉｔ位Ｖｇｌにゲート電位Ｖ
ｇを設定する。また、開閉指令Ｓ１が低い基準電位Ｖｓ
の状態になったときには、第２の電位設定回路２０がゲ
ート電位Ｖｇをそのダイオードの沿層電圧Ｅだけ基準電
位ｖ３より高い第２のゲート制ｉｔ位Ｖｇ２に設定する
。従って、本発明における第１のゲート制御電位Ｖｇｌ
と第２のゲート制御電位Ｖｇ２との間の電位差ΔＶｇは
両基準電位Ｖｄ、Ｖｓ間の電位差Δ■よりもうんと少な
くなり、ゲート電位Ｖｇはこの小さな電位差ΔＶｇＬか
変化しない。

第２図（ｂ）はこのゲート電位Ｖｇの波形を示すもので
ある。開閉指令Ｓｔは第１図の左側に波形を示すように
両基準電位Ｖｄ、Ｖｓの間で変化するが、第１の電位設
定回路１０および第２の電位設定回路２０により設定さ
れるゲート電位Ｖｇは、第１のゲート制６ｍ電位ｖｇｔ
と第２のゲート制？！＋＋電位Ｖｇ２間の狭い電位差間
でしか変化しない、開閉指令Ｓｔが基準電位Ｖｄから基
準電位Ｖｓに立ち下がったとき、両ＭＯＳトランジスタ
ｌρ＋ｉｎのゲートキャパシタンスは第２の電位設定回
路２０を介して放電され、開閉指令Ｓｉが基準電位Ｖｓ
から基準電位Ｖｄに立ち上がったとき、両ＭＯＳトラン
ジスタｌｐ、　Ｉｎのゲートキャパシタンスは第１の電
位設定回路ｌＯを介して充電されるから、第２図（ｂ）
に示されたゲート電位ｖｇの波形を決める充放電の時定
数は従来回路におけるのと実質的な差はない、しかし本
発明においては、ゲート電位Ｖｇが例えば第１のゲート
制御電位ＶｇｌからＭＯ３Ｉ−ランジスタ１ｐが開から
閉に動作する動作電位ＶｇＰにまで立ち下がらねばなら
ない電位差が従来より少ないので、それに基づくスイッ
チング動作の遅れ時間Δｔが従来よりうんと短くなる。

ＭＯＳトランジスタＩｎの開から閉への動作時も同じで
あって、ゲート電位Ｖｇが第２のゲート制ｉｔ位Ｖｇ２
からＭＯＳトランジスタ１ｎの動作電位Ｖｇにまで立ち
上がるべき電位差が少ないので、同様にスイッチング動
作の遅れ時間Δｔが従来より短くなる。

以上のように、本発明においてはスイッチング用ＣＭＯ
Ｓ回路のＭＯＳトランジスタを開閉操作するゲート電位
の変化幅を従来回路におけるより狭めることによって、
スイッチング動作速度を高めて前述の課題を達成する。

なお、以上の説明では第１および第２の電位設定回路が
スイッチング用ＣＭＯＳ回路のＭＯＳトランジスタ対に
ついて共通に設けられるものとしたが、各ＭＯＳトラン
ジスタに対して個別に設けられる場合もある。この場合
には、各ＭＯＳトランジスタの動作電位を挟むようにそ
の上下に第１のゲート制？２ＩＩ電位と第２のゲート制
御電位とがそれぞれ設けられるので、各ＭＯＳトランジ
スタのゲート電位の変化幅が従来より少なく、従って各
ＭＯ３Ｉ−ランジスタの開閉動作の遅れが従来よりも短
くなることには何ら変わりがない。

〔実施例〕

以下、第３図および第４図を参照しながら本発明の詳細
な説明する。第１図の実施例回路には前の第５図におけ
るように本発明回路に先立つ前段のＭＯＳトランジスタ
対２ｐ、２ｎが示されており、これらのＭＯＳトランジ
スタ対はその共通ゲートに元の開閉指令ＳｉＱを受け、
その補信号である開閉指令Ｓｉ１を本発明回路に与える
。また、この第３図の実施例における第１の電位設定回
路および第２の電位設定回路は第１図の場合と異なり、
スイッチング用ＣＭＯＳ回路の各ＭＯＳトランジスタｌ
ｐ、Ｉｎに対してそれぞれ別個に設けられており、以下
第１の電位設定回路により設定される第１のゲート制御
電位はＭＯＳトランジスタＩｐ、　Ｉｎを開動作させ、
第２の電位設定回路により設定される第２のゲート制ｍ
　Ｎ位はＭＯＳトランジスタ１ｐ、１０を閉動作させる
ものとする。

ｐチャネルＭＯＳトランジスタＩＰに対する第１の電位
設定回路は単一のダイオード１０により構成されており
、開閉指令Ｓｉｌを受けてＭＯＳトランジスタ１ｐのゲ
ートに伝える。このダイオード１０は開閉指令が基準電
位Ｖｄにあるときにのみ機能し、Ｍｏ３トランジスタの
ゲートＶｇｌｐを基！１！電位Ｖｄよりその沿層電圧分
だけ低い第１のゲート制御電位に設定し、この第１のゲ
ート制御電位はＭＯＳトランジスタ１ｐの動作電位ｖｇ
９よりも高く、これによってＭｏ３Ｉ−ランジスタ１ｐ
は開動作する。同じＭｏ３トランジスタｔｐに対する第
２の電位設定回路は基準電位点Ｖｄと開閉指令点Ｓｉ１
との間に接続された電圧分割回路であって、ダイオード
２１と抵抗２２の直列回路とダイオード２３と抵抗２４
の直列回路をこれら両電位点間に直列接続してなり、両
直列回路の相互接続点の電位がゲート電位ＶｇｌＰとし
てＭＯＳトランジスタ１ｐに与えられる。この第２の電
位設定回路は開閉指令Ｓｉ１が基準電位Ｖｓにあるとき
にのみ機能し、ゲート電位Ｖｇｌを２個の抵抗２２．２
４がもつ砥抗値の比により決まる第２のゲート制御電位
に設定するが、この第２のゲート制御電位はＭｏ３トラ
ンジスタの動作電位Ｖｇｌ）よりも低（選定されており
、従ってゲート電位Ｖｇｌｐが第２のゲート制御１１位
に設定されたときＭＯＳトランジスタ１ｐは閉動作する
０以上のようにして設定されるＭＯＳトランジスタｌｐ
のゲート電位νｇ１９の波形は第４図中）に示されてお
り、図示のように該ゲート電位ＶｇｌｐはＭＯＳトラン
ジスタ１ｐの動作電位ｖｇｐの上下に狭い電位差を介し
て選定された第１のゲート制御電位と第２のゲート制御
電位との間の範囲内においてのみ変化する。なお、同図
Ｔａｌおよび（Ｃ）には元の開閉指令ＳｉＯおよび開閉
指令Ｓｉｌの波形がそれぞれ示されている。

もう一方のｎチャネルＭＯＳトランジスタ１ｎに対する
第１の電位設定回路は開閉指令Ｓｉｌが基準電位Ｖｄの
状態のとき機能する電圧分割回路であって、ダイオード
１１と抵抗１２の直列回路とダイオード１３と抵抗１４
の直列回路とを開閉指令点Ｓｉｌと基準電位点Ｖｓとの
間に直列接続してなり、両直列回路の相互接続点電位と
してのＭｏ５Ｉ−ランジスタＩｎに対するゲート電位Ｖ
ｇｌｎは該ＭＯＳトランジスタの動作電位Ｖｇｎより高
く選定され、この第１のゲート制御電位によりＭｏ３ト
ランジスタは閉動作する。第２の電位設定回路は単一の
ダイオード２０からなり、Ｍｏ３トランジスタ１ｎのゲ
ートと開閉指令点Ｓｉｌとの間に接続され、開閉指令Ｓ
ｉｌが基準電位ｖ３にあるときに機能してゲート電位Ｖ
ｇｌｎを基準電位Ｖｓよりダイオード２０の沿層電圧分
高いがＭＯＳトランジスタの動作電位Ｖｇｎよりは低い
第２のゲート制御電位に設定し、これによってＭＯＳト
ランジスタは開動作する。このＭｏ３トランジスタｌｎ
に対するゲート電位Ｖｇｌｎの波形は第４図（ｄｌに示
されており、図示のように該ゲート電位ＶｇｌｎはＭｏ
３）ランジス・りｌｎの動作電位Ｖｇｎの僅かに上に設
定された第１のゲート制御電位と僅か下に設定された第
２のゲート制御電位との間の狭い電位差の範囲内でのみ
変化する。

第４図（ＩＩ＋は以上のように構成された実施例回路か
らのスイッチング出力Ｓｏの波形を示すものである。容
易にわかるように該スイッチング出力ＳＯはＭｏ３トラ
ンジスタ１ｐの閉動作時に立ち上がり、この立ち上がり
時点は同図中）のＭｏ３Ｉ−ランジスタ１ｐのゲート電
位Ｖｇｌρの立ち下がりがその動作電位Ｖｇｆｌと交わ
る点で決まり、元の開閉指令ＳＩＯの立ち上がり時刻か
らの遅れΔｔは従来回路と比べて大幅に短縮される。開
襟にスイッチング出力Ｓ。

の立ち下がり時点はＭｏ３トランジスタｌｎの閉動作時
、従って同図＋ｄｌのゲート電位Ｖｇｌｎの立ち上がり
がＭｏ３トランジスタｌｎの動作電位Ｖｇｎと交わる時
刻で決まり、その元の開閉指令ＳＩＯの立ち下がり時刻
からの遅れΔｔはこの時も従来回路によるよりはずっと
短くなる。

なお、以上の記載では電圧分割回路内のダイオードの果
す機能の説明を省いたので、Ｍｏ３トランジスタ１ｐに
対する電圧分割回路のダイオードについてその機能を説
明する。開閉指令Ｓｉｌが高い基準電位Ｖｄの状態にあ
るとき、Ｍｏ５トランジスタｌρのゲートは第１の電位
設定回路のダイオード１０を介して基準電位Ｖｄよりそ
の沿層電圧分だけ低いゲートＶｇｌｐに充電されるが、
第２の電位設定回路中のダイオード２１はその同じ沿ｉ
ｔ圧値により該ゲートが図の上方から基準電位Ｖｄの値
にまで充電されるのを防止する。このとき、第２の電位
設定回路中の別のダイオード２３は抵抗２４を介して基
準電位Ｖｄを受けるが、その逆耐圧値により同様にゲー
トが基準電位Ｖｄにまで充電されるのを防止しているＣ
ＭＯＳトランジスタ１ｎに対する電圧分割回路中のダイ
オード１１．１３のもつ機能も同様であるから説明を省
く。

以上説明した実施例のほか本発明は種々の態様で実施を
することができる。第１および第２の電位設定回路のも
つ機能は公知の回路を組み合わせることにより種々の回
路構成で実現できる。これらにより設定される第１のゲ
ート制御電位や第２のゲート制御電位のＭＯＳトランジ
スタの動作電位に対する高低の関係も適宜選択をすべき
事項である。

Ｅ発明の効果〕 以上の説明かられかるように、本発明によればスイッチ
ング用ＣＭＯＳ回路の各ＭＯＳトランジスタに対するゲ
ート電位の変化範囲の上下限としての第１のゲート制御
電位と第２のゲート制御電位とをそれぞれ第１の電位設
定回路と第２の電位設定回路により設定し、該第１の電
位設定回路と第２の電位設定回路との間の電位差を従来
回路におけるゲート電位の変化範囲よりも小さく選定す
ることができるので、ＭＯＳトランジスタの電流容量が
大に従ってそのゲートキャパシタンス値が大きくなって
も、スイッチング出力の開閉指令からの遅れ時間を従来
よりも短縮してスイッチング用ＣＭＯＳ回路のスイッチ
ング動作速度を大幅に向上することができる。かかる特
長をもつ本発明回路はＣＭＯ５集積回路の終段における
負荷駆動回路ないしは出力回路に利用してとくに効果が
大で、ＣＭＯＳ集積回路の負荷駆動容量を向上させ、あ
るいはＢｉＭＯ３方式を用いるより集積回路のコストを
低減させる上で著効を有する。

【図面の簡単な説明】

第１図から第４ＴＩ！Ｊまでが本発明に関するもので、
第１図は本発明によるスイッチング用ＣＭＯＳ回路の原
理回路図、第２図は第１のゲート制御電位および第２の
ゲート制御電位の設定の要領を示す線図および本発明に
おけるＭＯＳトランジスタに対するゲート電位の波形図
、第３図は本発明の実施例回路図、第４図はその主な信
号の波形図である。第５図と第６図は従来技術に関する
もので、第５図は従来のスイッチング用ＣＭＯＳ回路の
回路図、第６図はその主な信号の波形図である８図にお
いて、 ＩＰ、Ｉｎニスイツチング用ＣＭＯ３回路のｐチャネル
ＭＯＳトランジスタおよびｎチャネルＭＯＳトランジス
タ、２Ｇ’＋２ｎニスイツチング用ＣＭＯ３回路に対す
る前段回路のｐチャネルＭＯＳトランジスタおよびｎチ
中ネルＭＯＳトランジスタ、１０：第１の電位設定回路
ないしはその構成例としてのダイオード、ｕ、１３：第
１の電位設定回路のダイオード、１２，１４：第１の電
位設定回路の抵抗、２０：第２の電位設定回路ないしは
その構成例としてのダイオード、２１．２３：第２の電
位設定回路のダイオード、２２．２４：第２の電位設定
回路の抵抗、Ｅ：ダイオードの沿層電圧、Ｓｉ、Ｓｉｌ
　：開閉指令、Ｓｉｎ：元の開閉指令、Ｓｏ；スイッチ
ング出力、ｔＯ：開閉指令の立ち上がり時刻、ｔｌ：開
閉指令の立ち下がり時刻、Δｔニスイツチング用ＣＭＯ
３回路の動作遅れ時間、Δｖ：１対の基準電位間の電位
差、ｖｄ：高い方の基準電位、Ｖｇ：ＭＯＳトランジス
タのゲート電位、Ｖｇｌ　：第１のゲート制御電位、Ｖ
ｇ２　：第２のゲート制御電位、Δｖｇ：第１のゲート
制御電位と第２のゲート制御電位間の電位差、Ｖｇｌｐ
：ｐチャネルＭＯＳトランジスタのゲート電位、Ｖｇｌ
ｎ：ｎチャネルＭＯＳトランジスタのゲート電位、ｖｇ
ｐ：　ｐチャネルＭＯＳトランジスタの動作電位、Ｖｇ
ｎ：ｎチャネルＭＯＳトランジスタの動作電位、ｖｓ：
低１１１図 第２図

Claims (1)

1. 【特許請求の範囲】 １）互いに異なる固定された電位をもつ１対の基準電位
   点間に互いに逆導電形のチャネルを有する１対のＭＯＳ
   トランジスタを直列接続し、開閉指令が両基準電位のい
   ずれの状態を取るかに応じて両ＭＯＳトランジスタを交
   互に開閉動作させ、両ＭＯＳトランジスタの相互接続点
   からスイッチング出力を取り出す回路であって、前記両
   基準電位間の範囲内において各ＭＯＳトランジスタがそ
   の開閉状態を切り換えるそのゲートの動作電位を挟んで
   第１および第２のゲート制御電位を該両電位間の電位差
   が両基準電位間の電位差よりも小になるように選定し、
   各ＭＯＳトランジスタのゲート電位を該第１および第２
   のゲート制御電位にそれぞれ設定する第１および第２の
   電位設定回路を設け、開閉指令が取る電位状態に応じて
   該両電位設定回路により各ＭＯＳトランジスタのゲート
   電位を第１および第２のゲート制御電位のいずれかに交
   互にかつ両ＭＯＳトランジスタが交互に開閉動作をする
   ように切り換えるようにしたスイッチング用ＣＭＯＳ回
   路。 ２）特許請求の範囲第１項記載の回路において、第１お
   よび第２の電位設定回路が各ＭＯＳトランジスタに対し
   てそれぞれ設けられることを特徴とするスイッチング用
   ＣＭＯＳ回路。 ３）特許請求の範囲第１項記載の回路において、第１お
   よび第２の電位設定回路が両ＭＯＳトランジスタに対し
   て共通に設けられることを特徴とするスイッチング用Ｃ
   ＭＯＳ回路。 ４）特許請求の範囲第１項記載の回路において、電位設
   定回路が開閉指令電位点とＭＯＳトランジスタのゲート
   との間に接続されるダイオードであり、開閉指令電位と
   該ダイオードのもつ沿層電圧の差がゲート制御電位とし
   て設定されるようにしたことを特徴とするスイッチング
   用ＣＭＯＳ回路。 ５）特許請求の範囲第１項記載の回路において、電位設
   定回路がダイオードと抵抗との直列回路の対を基準電位
   点と開閉指令電位点との間に直列接続してなり、該対を
   なす両直列回路の相互接続点の電位によりＭＯＳトラン
   ジスタに対するゲート制御電位を設定する電圧分割回路
   であることを特徴とするスイッチング用ＣＭＯＳ回路。 ６）特許請求の範囲第１項記載の回路において、第１お
   よび第２のゲート制御電位がそれぞれ両基準電位のいず
   れとも異なるように設定されることを特徴とするスイッ
   チング用ＣＭＯＳ回路。