JPS6321999B2 - - Google Patents
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- Publication number
- JPS6321999B2 JPS6321999B2 JP56049757A JP4975781A JPS6321999B2 JP S6321999 B2 JPS6321999 B2 JP S6321999B2 JP 56049757 A JP56049757 A JP 56049757A JP 4975781 A JP4975781 A JP 4975781A JP S6321999 B2 JPS6321999 B2 JP S6321999B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- line
- bits
- bit
- defective bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、半導体メモリ試験装置に関する。
半導体メモリ（以下ICメモリと記す）は、装
置の小型化や高性能化等の需要に支えられ、増々
大容量化を指向している。一般的にICメモリの
大容量化に伴い、ビツト当りコスト及びシステム
性能は向上するものである。しかしながら、IC
メモリの大容量化は、製造技術の限界に直面し、
完全良品を期待して歩留りを向上し、ビツト当り
コストを優位にする事が非常に困難となつてい
る。しかるに、かりに１部に不良ビツトセルを含
むICメモリであつても、ビツト当りコスト及び
メモリ性能が優位であれば、これを廃棄せず、
かゝる不良ビツトをマスクした利用技術が促進さ
れると予想される。
置の小型化や高性能化等の需要に支えられ、増々
大容量化を指向している。一般的にICメモリの
大容量化に伴い、ビツト当りコスト及びシステム
性能は向上するものである。しかしながら、IC
メモリの大容量化は、製造技術の限界に直面し、
完全良品を期待して歩留りを向上し、ビツト当り
コストを優位にする事が非常に困難となつてい
る。しかるに、かりに１部に不良ビツトセルを含
むICメモリであつても、ビツト当りコスト及び
メモリ性能が優位であれば、これを廃棄せず、
かゝる不良ビツトをマスクした利用技術が促進さ
れると予想される。
本発明の目的は、ICメモリのかゝる不良ビツ
トが許容される範囲であるか否か、又マスクすべ
きアドレスを最小にする情報をも収集する事によ
り、不良ビツトを含む半導体メモリーでも試験可
能にする試験装置を提供するものである。
トが許容される範囲であるか否か、又マスクすべ
きアドレスを最小にする情報をも収集する事によ
り、不良ビツトを含む半導体メモリーでも試験可
能にする試験装置を提供するものである。
本発明の特徴は、半導体メモリのビツトのうち
不良ビツトの数が所定の範囲内であるか否かを判
定する手段と、不良ビツトを含むアドレスを最小
にする情報を収集する手段とを備えた点にあり、
例えば被試験ICメモリのフエイルビツトをカウ
ントする手段と、該フエイルビツトのマツプメモ
リを並列アクセスする手段と、該フエイルビツト
のローライン、カラムラインによる最小包含ライ
ン数を算出する手段と、該ローライン、カラムラ
インに対応する該フエイルビツトのマツプメモリ
の情報を全ビツトフエイルに書き加えて、後続す
る試験に対して、良否判定マスク信号として適用
する手段とを具備した点にある。
不良ビツトの数が所定の範囲内であるか否かを判
定する手段と、不良ビツトを含むアドレスを最小
にする情報を収集する手段とを備えた点にあり、
例えば被試験ICメモリのフエイルビツトをカウ
ントする手段と、該フエイルビツトのマツプメモ
リを並列アクセスする手段と、該フエイルビツト
のローライン、カラムラインによる最小包含ライ
ン数を算出する手段と、該ローライン、カラムラ
インに対応する該フエイルビツトのマツプメモリ
の情報を全ビツトフエイルに書き加えて、後続す
る試験に対して、良否判定マスク信号として適用
する手段とを具備した点にある。
次に図面を参照して、本発明を説明する。
第１図は本発明の実施例のICメモリ試験装置
を示すブロツク図である。左上のブロツクのコン
ピユータ１は、試験装置に内蔵されたコンピユー
タ（以下CPUと呼称）で、テストプログラムの
解釈に従つて、種々の試験条件を各ハードウエア
ーに転送したり、結果をとり込んだり等試験の進
行を制御する機能を有する。その下のブロツクの
インターフエース２は、コンピユータ１とテスタ
ーハードウエアーのインターフエース回路であ
る。左端のブロツクのタイミング発生器３は、メ
モリ８等にタイミング信号を送るものである。そ
の右のブロツクのパターン発生器４は、メモリ試
験のためのパターン発生器であつて、アドレス、
入出力データ、クロツクタイミングコントロー
ル、その他リアルタイムコントロール信号をアル
ゴリズミツクに高速発生するものである。その下
のブロツクのドライバー５は、被試験ICメモリ
６（以下MUT６と呼称）への信号として、デジ
タルアナログレベル変換高速パルスドライバーで
ある。MUT６の右のブロツク７は、MUTから
の出力信号をアナログレベルでスライスし、デジ
タル値に変換し、パターン発生器からの期待出力
と比較し、一致不一致の信号を発生するコンパレ
ータ及び判定ロジツク回路である。左下のブロツ
クのメモリ８は、MUT６のアドレスと一致した
アクセスを行い、MUT６の不良のビツト位置
に、不良ビツト情報を記憶させるフエイルビツト
マツプメモリー（以下FAIL BIT MEMと呼称）
である。該ビツト情報は、１連の試験が完了した
後インターフエース２を通じCPU１に転送し、
ビツトマツプの表示が可能である。右下のブロツ
クのカウンター９は、フエイルビツトカウンター
であつてMUT６の不良ビツトの総数を計数する
事が可能である。
を示すブロツク図である。左上のブロツクのコン
ピユータ１は、試験装置に内蔵されたコンピユー
タ（以下CPUと呼称）で、テストプログラムの
解釈に従つて、種々の試験条件を各ハードウエア
ーに転送したり、結果をとり込んだり等試験の進
行を制御する機能を有する。その下のブロツクの
インターフエース２は、コンピユータ１とテスタ
ーハードウエアーのインターフエース回路であ
る。左端のブロツクのタイミング発生器３は、メ
モリ８等にタイミング信号を送るものである。そ
の右のブロツクのパターン発生器４は、メモリ試
験のためのパターン発生器であつて、アドレス、
入出力データ、クロツクタイミングコントロー
ル、その他リアルタイムコントロール信号をアル
ゴリズミツクに高速発生するものである。その下
のブロツクのドライバー５は、被試験ICメモリ
６（以下MUT６と呼称）への信号として、デジ
タルアナログレベル変換高速パルスドライバーで
ある。MUT６の右のブロツク７は、MUTから
の出力信号をアナログレベルでスライスし、デジ
タル値に変換し、パターン発生器からの期待出力
と比較し、一致不一致の信号を発生するコンパレ
ータ及び判定ロジツク回路である。左下のブロツ
クのメモリ８は、MUT６のアドレスと一致した
アクセスを行い、MUT６の不良のビツト位置
に、不良ビツト情報を記憶させるフエイルビツト
マツプメモリー（以下FAIL BIT MEMと呼称）
である。該ビツト情報は、１連の試験が完了した
後インターフエース２を通じCPU１に転送し、
ビツトマツプの表示が可能である。右下のブロツ
クのカウンター９は、フエイルビツトカウンター
であつてMUT６の不良ビツトの総数を計数する
事が可能である。
第２図は本発明の実施例で試験の対象とする大
容量ICメモリのブロツク図を示す。アドレス信
号Ｘ（X1、X2、…、XN）１３、Ｙ（Y1、Y2、…、
YM）１４は、各々Ｘラインデコーダ１２、Ｙラ
インデコーダ１０を介して、メモリセル１１に印
加されるが、容量が増大するに伴い、信号数が増
大する。従つて、大容量ICメモリのアドレスは、
XiとYjをマルチブレクスして信号を授受し、IC
メモリのピン数の低減を工夫している。１部不良
ビツトを含むICメモリは、X1、X2、…、XN、
Y1、Y2…、YMの特定の組合せに包含される。即
ち、Ｘラインデコーダー１２のアドレス（以下ロ
ーラインと呼称）及びＹラインデコーダ１３のア
ドレス（以下カラムラインと呼称）で規定する事
が出来る。しかるに、IC６のうち１部不良ビツ
トを含むカラムライン及びローラインを検出し、
該ラインの総和を最小にするラインを選定し、該
ラインをマスクして使用すれば、大容量ICメモ
リーの特性を生かした装置への適用が可能とな
る。特に本実施例に於ける試験装置は、フエイル
ビツトカウンター９による、部分ビツト不良メモ
リーに対する具備条件の１次判定、FAIL BIT
MEM８の高速アクセスによるCPU１への転送、
不良ビツトを包含するローライン、カラムライン
の総和を最小にするCPU計算機能、及び計算選
定されたラインの総和が許容される範囲であるか
の２次判定し、これがもし許容される範囲の部分
ビツト不良MUTであれば、選定されたローライ
ン、カラムラインをパターン発生器４に転送し、
当該ラインに対応するFAIL BIT MEM８にフ
エイル情報を高速で書き込み、該情報を後続する
試験時に、MUT６出力の良否判定マスク信号と
して適用を可能とする機能を具備したものであ
る。すなわち、１次判定を行なつて不良ビツト数
が規定値以下のものは廃棄せずに良品として取り
扱う。ただし、その中で不良ビツトについてはマ
スクを行なつてその記憶機能を殺さなければなら
ない。一方、検出された不良ビツトの中には同一
のカラムラインもしくは同一のローラインに複数
個包含されるものがある。従つて、不良ビツトの
総計をマスクすべきアドレスの総数とするのでは
なく、同一のカラムラインおよび同一のローライ
ンに含まれる不良ビツトは共通とみなし、そのカ
ラムラインもしくはローライン上のすべてのビツ
トをマスクするようになす。このためには、
FAIL BIT MEM８に記憶された不良ビツトの
ロー／カラムアドレスをみて同一のアドレスは共
通化するようにすればよい。この結果、検出され
た不良ビツトが同一のローアドレスもしくはカラ
ムアドレスにあるものはすべて共通化され、必要
最小限のアドレスをマスクすればよいことにな
り、良品ビツトの使用効率を向上することができ
る。FAIL BIT MEM８は１連のMUT６の試験
に於いて、MUT６のアドレスとリアルタイムに
同一アクセスを行うが、該情報をCPU１に転送
する場合は、CPU１のビツト長に合わせて、並
列アクセスを可能とし、高速の情報転送（DMA
モード）を実現する。フエイルビツトカウンター
９は、１連のMUT６の試験とリアルタイム動作
しMUT６の同一アドレスに対するくり返しアク
セスに対する重複不良ビツト発生は、単一カウン
トの機能を有している。第２図のメモリブロツク
例によると、メモリー容量は2N＋Ｍであり、ロ
ーライン数は2N、カラムライン数は2Mである。ロ
ーライン又はカラムライン又はその両方をＲ本マ
スクして使用すれば、MUT６が正しい動作を
し、そのＲを許容される規格とすれば、１次判定
の必要条件フエイルビツトカウント数として、Ｒ
×2N、Ｒ×2Mのいずれか大きい値とすれば良い。
そして、１次判定に合格した場合、FAIL BIT
MEM８の情報に従い、最小のローラインカラム
ラインマスクデータが算出される。当然２次判定
の規格はＲである。
容量ICメモリのブロツク図を示す。アドレス信
号Ｘ（X1、X2、…、XN）１３、Ｙ（Y1、Y2、…、
YM）１４は、各々Ｘラインデコーダ１２、Ｙラ
インデコーダ１０を介して、メモリセル１１に印
加されるが、容量が増大するに伴い、信号数が増
大する。従つて、大容量ICメモリのアドレスは、
XiとYjをマルチブレクスして信号を授受し、IC
メモリのピン数の低減を工夫している。１部不良
ビツトを含むICメモリは、X1、X2、…、XN、
Y1、Y2…、YMの特定の組合せに包含される。即
ち、Ｘラインデコーダー１２のアドレス（以下ロ
ーラインと呼称）及びＹラインデコーダ１３のア
ドレス（以下カラムラインと呼称）で規定する事
が出来る。しかるに、IC６のうち１部不良ビツ
トを含むカラムライン及びローラインを検出し、
該ラインの総和を最小にするラインを選定し、該
ラインをマスクして使用すれば、大容量ICメモ
リーの特性を生かした装置への適用が可能とな
る。特に本実施例に於ける試験装置は、フエイル
ビツトカウンター９による、部分ビツト不良メモ
リーに対する具備条件の１次判定、FAIL BIT
MEM８の高速アクセスによるCPU１への転送、
不良ビツトを包含するローライン、カラムライン
の総和を最小にするCPU計算機能、及び計算選
定されたラインの総和が許容される範囲であるか
の２次判定し、これがもし許容される範囲の部分
ビツト不良MUTであれば、選定されたローライ
ン、カラムラインをパターン発生器４に転送し、
当該ラインに対応するFAIL BIT MEM８にフ
エイル情報を高速で書き込み、該情報を後続する
試験時に、MUT６出力の良否判定マスク信号と
して適用を可能とする機能を具備したものであ
る。すなわち、１次判定を行なつて不良ビツト数
が規定値以下のものは廃棄せずに良品として取り
扱う。ただし、その中で不良ビツトについてはマ
スクを行なつてその記憶機能を殺さなければなら
ない。一方、検出された不良ビツトの中には同一
のカラムラインもしくは同一のローラインに複数
個包含されるものがある。従つて、不良ビツトの
総計をマスクすべきアドレスの総数とするのでは
なく、同一のカラムラインおよび同一のローライ
ンに含まれる不良ビツトは共通とみなし、そのカ
ラムラインもしくはローライン上のすべてのビツ
トをマスクするようになす。このためには、
FAIL BIT MEM８に記憶された不良ビツトの
ロー／カラムアドレスをみて同一のアドレスは共
通化するようにすればよい。この結果、検出され
た不良ビツトが同一のローアドレスもしくはカラ
ムアドレスにあるものはすべて共通化され、必要
最小限のアドレスをマスクすればよいことにな
り、良品ビツトの使用効率を向上することができ
る。FAIL BIT MEM８は１連のMUT６の試験
に於いて、MUT６のアドレスとリアルタイムに
同一アクセスを行うが、該情報をCPU１に転送
する場合は、CPU１のビツト長に合わせて、並
列アクセスを可能とし、高速の情報転送（DMA
モード）を実現する。フエイルビツトカウンター
９は、１連のMUT６の試験とリアルタイム動作
しMUT６の同一アドレスに対するくり返しアク
セスに対する重複不良ビツト発生は、単一カウン
トの機能を有している。第２図のメモリブロツク
例によると、メモリー容量は2N＋Ｍであり、ロ
ーライン数は2N、カラムライン数は2Mである。ロ
ーライン又はカラムライン又はその両方をＲ本マ
スクして使用すれば、MUT６が正しい動作を
し、そのＲを許容される規格とすれば、１次判定
の必要条件フエイルビツトカウント数として、Ｒ
×2N、Ｒ×2Mのいずれか大きい値とすれば良い。
そして、１次判定に合格した場合、FAIL BIT
MEM８の情報に従い、最小のローラインカラム
ラインマスクデータが算出される。当然２次判定
の規格はＲである。
このように、本発明による試験装置によれば、
完全良品の試験はもとより、部分不良品をも選別
可能となり、従来廃棄されていた大容量ICメモ
リの低コスト供給が可能となりその効果は大きい
ものである。
完全良品の試験はもとより、部分不良品をも選別
可能となり、従来廃棄されていた大容量ICメモ
リの低コスト供給が可能となりその効果は大きい
ものである。
第１図は本発明の実施例の試験装置を示す回路
ブロツク図で、第２図は本発明が対象としている
大容量メモリのブロツク図である。尚図におい
て、 １…コンピユータ、２…インターフエース、３
…タイミング発生器、４…パターン発生器、５…
高速パルスドライバー、６…被測ICメモリ、７
…コンパレータ及び判定ロジツク回路、８…フエ
イルビツトマツプ用メモリ、９…フエイルビツト
カウンター、１０…Ｙラインデコーダ、１１…メ
モリセル、１２…Ｘラインデコーダ、１３…Ｘ
（X1、X2、…、XN）、１４…Ｙ（Y1、Y2、…、
YM）。
ブロツク図で、第２図は本発明が対象としている
大容量メモリのブロツク図である。尚図におい
て、 １…コンピユータ、２…インターフエース、３
…タイミング発生器、４…パターン発生器、５…
高速パルスドライバー、６…被測ICメモリ、７
…コンパレータ及び判定ロジツク回路、８…フエ
イルビツトマツプ用メモリ、９…フエイルビツト
カウンター、１０…Ｙラインデコーダ、１１…メ
モリセル、１２…Ｘラインデコーダ、１３…Ｘ
（X1、X2、…、XN）、１４…Ｙ（Y1、Y2、…、
YM）。
Claims (1)
- １ 半導体メモリ中の不良ビツトを検出する手段
と、検出された不良ビツトの総数が予め定められ
た範囲内にあるか否かを判定する手段と、前記不
良ビツトの総数が前記範囲内にあることが判定さ
れた時、不良ビツトを含むアドレス線を最小にす
る情報を求める手段とを有することを特徴とする
半導体メモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56049757A JPS57164500A (en) | 1981-04-02 | 1981-04-02 | Testing device of semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56049757A JPS57164500A (en) | 1981-04-02 | 1981-04-02 | Testing device of semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164500A JPS57164500A (en) | 1982-10-09 |
| JPS6321999B2 true JPS6321999B2 (ja) | 1988-05-10 |
Family
ID=12840054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56049757A Granted JPS57164500A (en) | 1981-04-02 | 1981-04-02 | Testing device of semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57164500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498093U (ja) * | 1991-01-17 | 1992-08-25 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0424612A3 (en) * | 1989-08-30 | 1992-03-11 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression for redundancy analysis of a memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066124A (ja) * | 1973-10-12 | 1975-06-04 | ||
| JPS5816559B2 (ja) * | 1976-10-27 | 1983-03-31 | 日本電気株式会社 | 半導体記憶装置の検査装置および検査方法 |
| JPS5384634A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Ic memory unit device |
-
1981
- 1981-04-02 JP JP56049757A patent/JPS57164500A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498093U (ja) * | 1991-01-17 | 1992-08-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164500A (en) | 1982-10-09 |
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