JPS63220342A - ブロツクアクセス方式 - Google Patents
ブロツクアクセス方式Info
- Publication number
- JPS63220342A JPS63220342A JP62054901A JP5490187A JPS63220342A JP S63220342 A JPS63220342 A JP S63220342A JP 62054901 A JP62054901 A JP 62054901A JP 5490187 A JP5490187 A JP 5490187A JP S63220342 A JPS63220342 A JP S63220342A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- block
- block access
- storage device
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0879—Burst mode
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61K—PREPARATIONS FOR MEDICAL, DENTAL OR TOILETRY PURPOSES
- A61K9/00—Medicinal preparations characterised by special physical form
- A61K9/10—Dispersions; Emulsions
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Medicinal Chemistry (AREA)
- Dispersion Chemistry (AREA)
- Pharmacology & Pharmacy (AREA)
- Epidemiology (AREA)
- Life Sciences & Earth Sciences (AREA)
- Animal Behavior & Ethology (AREA)
- General Health & Medical Sciences (AREA)
- Public Health (AREA)
- Veterinary Medicine (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
本発明は、ブロックアクセス方式であって、第１の制御
手段、第２の制御手段夫々を中央処理装置（ＣＰＬＪ）
と記憶装置との間のバスラインの両側に設けることによ
り、システム性能及びシステム設計の柔軟性を向上させ
る。
手段、第２の制御手段夫々を中央処理装置（ＣＰＬＪ）
と記憶装置との間のバスラインの両側に設けることによ
り、システム性能及びシステム設計の柔軟性を向上させ
る。
本発明はブロックアクセス方式に関し、ｃＰＵにキャッ
シュメモリが併設（あるいは内蔵）されたマイクロコン
ピュータにおいては、一般にｃＰＵは必要とする数値は
命令のデータがキャッシュメモリ内に存在しない場合（
ミスヒツト時）、外部の記憶装置から必要とするデータ
をキャッシュメモリに読み込む。
シュメモリが併設（あるいは内蔵）されたマイクロコン
ピュータにおいては、一般にｃＰＵは必要とする数値は
命令のデータがキャッシュメモリ内に存在しない場合（
ミスヒツト時）、外部の記憶装置から必要とするデータ
をキャッシュメモリに読み込む。
このとき記憶装置の一定の大きさの領域（ブロック）の
データを一度にキャッシュメモリに転送するブロックイ
ンを行なう。この転送の際、関連のあるデータは連続し
たアドレスで記憶装冒上に格納されているため、単一の
バスサイクルでＣＰＵの単一のアドレス出力に対して１
ブロツクを転送するブロックアクセスが行なわれる。
データを一度にキャッシュメモリに転送するブロックイ
ンを行なう。この転送の際、関連のあるデータは連続し
たアドレスで記憶装冒上に格納されているため、単一の
バスサイクルでＣＰＵの単一のアドレス出力に対して１
ブロツクを転送するブロックアクセスが行なわれる。
〔従来の技術〕
従来のブロックアクセス方式では、ブロックアクセス要
求が発生した侵ブロック内の各ワードを転送するタイミ
ングがマイクロコンピュータ・システムに応じて決定さ
れており、常に一定のタイミングでブロックアクセスが
行なわれる。
求が発生した侵ブロック内の各ワードを転送するタイミ
ングがマイクロコンピュータ・システムに応じて決定さ
れており、常に一定のタイミングでブロックアクセスが
行なわれる。
従当のブロックアクセス方式では、アクセスタイムが長
いダイナミックＲＡＭ （Ｄ−ＲＡＭ）、アクセスタイ
ムが短いスタティックＲＡＭ （Ｓ−ＲＡＭ）等、アク
セスタイムが異なる各種の記憶装置を用いてマイクロコ
ンピュータ・システムを構築した場合、アクセスタイム
が最も長い記憶装置に合わせてブロックアクセスのタイ
ミングを決定しなければならず、ブロックアクセスの動
作が遅くなり、システム性能が悪いという問題点があっ
た。
いダイナミックＲＡＭ （Ｄ−ＲＡＭ）、アクセスタイ
ムが短いスタティックＲＡＭ （Ｓ−ＲＡＭ）等、アク
セスタイムが異なる各種の記憶装置を用いてマイクロコ
ンピュータ・システムを構築した場合、アクセスタイム
が最も長い記憶装置に合わせてブロックアクセスのタイ
ミングを決定しなければならず、ブロックアクセスの動
作が遅くなり、システム性能が悪いという問題点があっ
た。
また、従来はシステム構築時にどの記憶装置をブロック
アクセスするかを決定しているため、システム設計の柔
軟性が小さいという問題点があった。
アクセスするかを決定しているため、システム設計の柔
軟性が小さいという問題点があった。
本発明は上記の点に鑑みてなされたものであり、システ
ム性能及びシステム設計の柔軟性が向上するブロックア
クセス方式を提供することを目的とする。
ム性能及びシステム設計の柔軟性が向上するブロックア
クセス方式を提供することを目的とする。
本発明のブロックアクセス方式は、中央処理装置１ｆｆ
（１０）からアクセス要求及び該単一のアドレスを供給
されて、単一のアドレス及びブロックアクセス要求をバ
スラインに送出し、返送される応答信号がブロックアク
セスの実行を示すとき記憶装置（１６）より読み出され
るデータをキャッシュメモリ（１３）に格納し、返送さ
れる応答信号がブロックアクセスの取消しを示すとき単
一のアドレスを順次インクリメントしてバスラインに送
出し記憶装置ｆｆ（１６）より読み出されるデータをキ
ャッシュメモリ（１３）に格納する第１の制御手段（１
２）と、 第１の制御手段（１２）から供給されるブロックアクセ
ス要求に対し記憶装置（１６）のアクセスタイムに応じ
てブロックアクセスの実行又は取消しを示す応答信号を
バスラインより第１の制御手段（１２）に返送し、ブロ
ックアクセスの実行時に単一のアドレスを順次インクリ
メントして記憶装置（１６）よりブロックの全データを
順次読み出し、ブロックアクセスの取消し時に第１の制
御手段（１２）が順次インクリメントして送出したアド
レスにより記憶装ｆｆｌ！（１６）からブロックの全デ
ータを順次読み出してバスラインに送出する第２の制御
手段（１５）とを有する。
（１０）からアクセス要求及び該単一のアドレスを供給
されて、単一のアドレス及びブロックアクセス要求をバ
スラインに送出し、返送される応答信号がブロックアク
セスの実行を示すとき記憶装置（１６）より読み出され
るデータをキャッシュメモリ（１３）に格納し、返送さ
れる応答信号がブロックアクセスの取消しを示すとき単
一のアドレスを順次インクリメントしてバスラインに送
出し記憶装置ｆｆ（１６）より読み出されるデータをキ
ャッシュメモリ（１３）に格納する第１の制御手段（１
２）と、 第１の制御手段（１２）から供給されるブロックアクセ
ス要求に対し記憶装置（１６）のアクセスタイムに応じ
てブロックアクセスの実行又は取消しを示す応答信号を
バスラインより第１の制御手段（１２）に返送し、ブロ
ックアクセスの実行時に単一のアドレスを順次インクリ
メントして記憶装置（１６）よりブロックの全データを
順次読み出し、ブロックアクセスの取消し時に第１の制
御手段（１２）が順次インクリメントして送出したアド
レスにより記憶装ｆｆｌ！（１６）からブロックの全デ
ータを順次読み出してバスラインに送出する第２の制御
手段（１５）とを有する。
本発明においては、第１の制御手段（１２）のブロック
アクセス要求に対して第２の制御手段（１５）が記憶装
置ｆｆ（１６）のアクセスタイムに応じてブロックアク
セスを実行するが取消すかを示す応答信号を返送し、こ
の応答信号に応じてブロックアクセス又は通常のアクセ
スで記憶装置（１６）のブロックから読み出された全デ
ータがキャッシュメモリ（１３）に転送される。
アクセス要求に対して第２の制御手段（１５）が記憶装
置ｆｆ（１６）のアクセスタイムに応じてブロックアク
セスを実行するが取消すかを示す応答信号を返送し、こ
の応答信号に応じてブロックアクセス又は通常のアクセ
スで記憶装置（１６）のブロックから読み出された全デ
ータがキャッシュメモリ（１３）に転送される。
このため、アクセスタイムの短い記憶装置（１６）に合
わせてブロックアクセスを行なうことができシステムの
高速動作が可能となる。
わせてブロックアクセスを行なうことができシステムの
高速動作が可能となる。
また、第２の制御手段（１５）の応答信号によってブロ
ックアクセスの継続又は取消しが決定されるためシステ
ム設計時に記憶装置１（１６）をブロックアクセスさせ
るかどうか決める必要がなく、システム設計の柔軟性が
向上する。
ックアクセスの継続又は取消しが決定されるためシステ
ム設計時に記憶装置１（１６）をブロックアクセスさせ
るかどうか決める必要がなく、システム設計の柔軟性が
向上する。
第１図は本発明方式を実施するシステムのブロック系統
図を示す。
図を示す。
同図中、１０は例えば３２ビツトのＣＰＵである。ＣＰ
Ｌｌｌｏはパスマスタ１１の制御回路１２に３２ビツト
のアドレス及び制御信号を供給し、またバスマスタ１１
のキャッシュメモリ１３と３２ビツトのデータを授受す
る。
Ｌｌｌｏはパスマスタ１１の制御回路１２に３２ビツト
のアドレス及び制御信号を供給し、またバスマスタ１１
のキャッシュメモリ１３と３２ビツトのデータを授受す
る。
バスマスタ１１の制御回路１２及びキャッシュメモリ１
３はアドレスバス１７ａ、データバス１７ｂを含むバス
ラインによってパススレーブ１４の制御回路１５に接続
されている。制御回路１２は３２ビツトのアドレス及び
制御信号Ｒ’／Ｗ。
３はアドレスバス１７ａ、データバス１７ｂを含むバス
ラインによってパススレーブ１４の制御回路１５に接続
されている。制御回路１２は３２ビツトのアドレス及び
制御信号Ｒ’／Ｗ。
Ａｓ、Ｏ８，ＢＬＯＣＫ、ＢＣＬＫ、Ｌ／Ｃを制御回路
１５に供給し、Ｉ制御回路１５は制御信号ＳＤＣ，ＢＬ
ＡＣＫを制御回路１２に供給するみまたキャッシュメモ
リ１３と制御回路１５との間で３２ビツトのデータが授
受される。
１５に供給し、Ｉ制御回路１５は制御信号ＳＤＣ，ＢＬ
ＡＣＫを制御回路１２に供給するみまたキャッシュメモ
リ１３と制御回路１５との間で３２ビツトのデータが授
受される。
パススレーブ１４はｔｌｌ’ａ回路１５及び記憶装置１
６より構成されており、制御回路１５によって記憶装置
１６のデータの読み出し及び書ぎ込みが行なわれる。
６より構成されており、制御回路１５によって記憶装置
１６のデータの読み出し及び書ぎ込みが行なわれる。
まず、記憶装Ｎ１６が５−ＲＡＭ等のアクセスタイムの
短いものの場合について説明する。
短いものの場合について説明する。
ＣＰｕ１０よりのブロックアクセス要求によってバスマ
スタ１１の制御回路１２は第２図（８）に示す如くリー
ド／ライト信号Ｒ／ＷｅＨレベルとしてデータの読み出
しであることを示し、かつ第２図（Ａ）に示す必要なデ
ータを格納したアドレスを出力する。
スタ１１の制御回路１２は第２図（８）に示す如くリー
ド／ライト信号Ｒ／ＷｅＨレベルとしてデータの読み出
しであることを示し、かつ第２図（Ａ）に示す必要なデ
ータを格納したアドレスを出力する。
制御回路１２は第２図（Ｈ）に示すロード／カウント信
号Ｌ／Ｃを出力して制御回路１５に上記アドレスをラッ
チさせ、かつ上記アドレスが確定したことを示すために
第２図（Ｃ）に示すアドレスストローブ信号Ａｓを出力
する。
号Ｌ／Ｃを出力して制御回路１５に上記アドレスをラッ
チさせ、かつ上記アドレスが確定したことを示すために
第２図（Ｃ）に示すアドレスストローブ信号Ａｓを出力
する。
また制御回路１２はブロックアクセス要求を示す第２図
（Ｅ）に示すブロックアクセス要求信号ＢＬＯＣＫを出
力し、次に転送データの確定を要求するために第２図（
Ｄ）に示すデータストローブ信号Ｏ８を出力する。この
後制御回路１２はパススレーブ１４から転送終了信号Ｓ
ＤＣが供給されるまでウェイトサイクルを挿入して待機
する。
（Ｅ）に示すブロックアクセス要求信号ＢＬＯＣＫを出
力し、次に転送データの確定を要求するために第２図（
Ｄ）に示すデータストローブ信号Ｏ８を出力する。この
後制御回路１２はパススレーブ１４から転送終了信号Ｓ
ＤＣが供給されるまでウェイトサイクルを挿入して待機
する。
このウェイトサイクルの挿入は制御回路１５等の遅延の
ために必要となる。
ために必要となる。
パススレーブ１４の制御回路１５はラッチしたアドレス
によって記憶装置１６をアクセスしてブロック内の最初
の１ワード（１ワードは３２ビツト）のデータを読み出
、し、第２図（Ｊ）に示す如き読み出したデータをデー
タバス１７ｂよりキャッシュメモリ１３に供給すると共
に、第２図（Ｇ）に示す転送終了信号ＳＯＣを出力する
。
によって記憶装置１６をアクセスしてブロック内の最初
の１ワード（１ワードは３２ビツト）のデータを読み出
、し、第２図（Ｊ）に示す如き読み出したデータをデー
タバス１７ｂよりキャッシュメモリ１３に供給すると共
に、第２図（Ｇ）に示す転送終了信号ＳＯＣを出力する
。
また、アクセスタイムの短い記憶装置ｉ１６の制御回路
１５は上記転送終了信号ＳＤＣと共に、第２図（Ｆ）に
示すブロックアクセスが可能であることを示すブロック
アクセスアクノリッジ信号ＢＬＡＣＫを出力する。なお
、第２図（Ｆ）。
１５は上記転送終了信号ＳＤＣと共に、第２図（Ｆ）に
示すブロックアクセスが可能であることを示すブロック
アクセスアクノリッジ信号ＢＬＡＣＫを出力する。なお
、第２図（Ｆ）。
（Ｇ）の斜線部は信号の値が不定であることを示す。
上記転送終了信号ＳＤＣとブロックアクセスアクノリッ
ジ信号ＢＬＡＣＫとを同時に供給されると、バスマスタ
１１の制御回路１２は第２図（Ｉ）に示すパスクロック
信号ＢＣＬＫに同期した一定のタイミングで１マシンサ
イクル毎にデータバス１７ｂ上のデータをサンプリング
してキャッシュメモリ１３に書き込みブロックインを行
なう。
ジ信号ＢＬＡＣＫとを同時に供給されると、バスマスタ
１１の制御回路１２は第２図（Ｉ）に示すパスクロック
信号ＢＣＬＫに同期した一定のタイミングで１マシンサ
イクル毎にデータバス１７ｂ上のデータをサンプリング
してキャッシュメモリ１３に書き込みブロックインを行
なう。
これと同時にパススレーブ１４の制御回路１５はブロッ
クの最初の１ワードのデータの転送後、制御回路１２よ
り供給されるパスクロック信号ＢＣＬＫを用いて、ラッ
チしたアドレスをインクリメントし、１マシンサイクル
毎に記憶装置１６より第２図（Ｊ）に示す如くデータを
読み出してデータバス１７ｂに送出する。
クの最初の１ワードのデータの転送後、制御回路１２よ
り供給されるパスクロック信号ＢＣＬＫを用いて、ラッ
チしたアドレスをインクリメントし、１マシンサイクル
毎に記憶装置１６より第２図（Ｊ）に示す如くデータを
読み出してデータバス１７ｂに送出する。
制御回路１２は１ブロック分４ワードのデータの転送が
終了した時点でブロックアクセス要求信号ＢＬＯＣＫを
解除し、ブロックアクセスを終了する。
終了した時点でブロックアクセス要求信号ＢＬＯＣＫを
解除し、ブロックアクセスを終了する。
このように記憶装置１６がアクセスタイムが短い場合、
ブロックの最初の１ワードのデータに連続してパスクロ
ック信号ＢＣＬＫの１サイクル毎に残りの３ワードのデ
ータがキャッシュメモリ１３に転送される。
ブロックの最初の１ワードのデータに連続してパスクロ
ック信号ＢＣＬＫの１サイクル毎に残りの３ワードのデ
ータがキャッシュメモリ１３に転送される。
次に記憶装置１６がＤ−ＲＡＭ等のアクセスタイムの長
いものの場合について説明する。
いものの場合について説明する。
ＣＰＵ１０よりのブロックアクセス要求によってパスマ
スタ１１の制御回路１２は第３図（Ｂ）。
スタ１１の制御回路１２は第３図（Ｂ）。
（Ａ）、（Ｈ）、（Ｃ）、（Ｅ）、（Ｄ）夫々に示すリ
ード／ライト信号Ｒ／Ｗ、アドレス、ロード／カウント
信号Ｌ／Ｃ，アドレスストローブ信データストローブ信
号ＤＳを順次出力する。ここまでの動作は記憶装置１６
がアクセスタイムの短いものの場合と同一である。
ード／ライト信号Ｒ／Ｗ、アドレス、ロード／カウント
信号Ｌ／Ｃ，アドレスストローブ信データストローブ信
号ＤＳを順次出力する。ここまでの動作は記憶装置１６
がアクセスタイムの短いものの場合と同一である。
パススレーブ１４の制御回路１５はラッチしたアドレス
によって記憶装置１６をアクセスしてブロック内の最初
の１ワード（１ワードは３２ビツト）のデータを読み出
し、第３図（Ｊ）に示す如ぎ読み出したデータをデータ
バス１７ｂよりキャッシュメモリ１３に供給すると共に
、第３図（Ｇ）に示す転送終了信号ＳＤＣを出力する。
によって記憶装置１６をアクセスしてブロック内の最初
の１ワード（１ワードは３２ビツト）のデータを読み出
し、第３図（Ｊ）に示す如ぎ読み出したデータをデータ
バス１７ｂよりキャッシュメモリ１３に供給すると共に
、第３図（Ｇ）に示す転送終了信号ＳＤＣを出力する。
アクセスタイムの長い記憶装置１６の制御回路１５は上
記転送終了信号ＳＤＣを出力するだけで、第３図（Ｆ）
に示す如くブロックアクセスアクノリッジ信号ＢＬＡＣ
Ｋをハイレベルに保ち、ブロックアクセスをキャンセル
することを示す。
記転送終了信号ＳＤＣを出力するだけで、第３図（Ｆ）
に示す如くブロックアクセスアクノリッジ信号ＢＬＡＣ
Ｋをハイレベルに保ち、ブロックアクセスをキャンセル
することを示す。
転送終了信号ＳＤＣのみを供給されると、バスマスタ１
１の制御回路１２は第３図（Ｉ）に示すパスクロック信
号ＢＣＬＫに同期した第２５図（Ａ）に示すクロック信
号φ０の立ち下がりによりデータバス１７ｂ上の１ワー
ドのデータをサンプリングしてキャッシュメモリ１３に
書き込むと共に、ブロックアクセス要求信号ＢＬＯＣＫ
を解除し、ブロックアクセスによるデータ転送を行なわ
ないことを指示する。
１の制御回路１２は第３図（Ｉ）に示すパスクロック信
号ＢＣＬＫに同期した第２５図（Ａ）に示すクロック信
号φ０の立ち下がりによりデータバス１７ｂ上の１ワー
ドのデータをサンプリングしてキャッシュメモリ１３に
書き込むと共に、ブロックアクセス要求信号ＢＬＯＣＫ
を解除し、ブロックアクセスによるデータ転送を行なわ
ないことを指示する。
制御回路１５等の遅延によりパスクロツタ信号ＢＣＬＫ
の３サイクル分のウェイトサイクルが挿入されたとする
と、記憶装置１６のアクセスタイムが長く例えば２サイ
クル以上であるとして、上記制御回路１２のアドレスの
送出から、データのキャッシュメモリ１３への転送まで
の期間は、パスクロツタ信号ＢＣＬＫの５サイクル以上
となる。
の３サイクル分のウェイトサイクルが挿入されたとする
と、記憶装置１６のアクセスタイムが長く例えば２サイ
クル以上であるとして、上記制御回路１２のアドレスの
送出から、データのキャッシュメモリ１３への転送まで
の期間は、パスクロツタ信号ＢＣＬＫの５サイクル以上
となる。
この後、制御回路１２は次のサイクルから通常のアクセ
ス方式によって、アドレスを順次インクリメントして１
ブロック分（４ワード）のデータをブロックインするた
めの通信を行なう。
ス方式によって、アドレスを順次インクリメントして１
ブロック分（４ワード）のデータをブロックインするた
めの通信を行なう。
このようにして、記憶装置１１６がアクセスタイムの長
いものの場合にはブロックアクセスを中止するが通常の
アクセスによりブロックインが行なわれる。
いものの場合にはブロックアクセスを中止するが通常の
アクセスによりブロックインが行なわれる。
ここで、記憶装置１６が第４図（Ａ）に示す構成とされ
ており、ワード０〜３，４〜７夫々がブロックとされて
いる場合、ＣＰＬＩＩＯより同図（Ｂ）の左欄に示す先
頭ワードが要求されると、制御回路１２．１５はこの先
頭ワードに続けて右欄の左方より右方に示す順に各ワー
ドの転送を行なう。
ており、ワード０〜３，４〜７夫々がブロックとされて
いる場合、ＣＰＬＩＩＯより同図（Ｂ）の左欄に示す先
頭ワードが要求されると、制御回路１２．１５はこの先
頭ワードに続けて右欄の左方より右方に示す順に各ワー
ドの転送を行なう。
次に制御回路１２を構成する各回路について説明する。
制御回路１２内のアドレスバスインターフェースは、第
５図に示す如く、インターフェース回路２０．２１及び
インクリメンタ２２より構成されている。端子２３には
ＣＰＵ１０より３２ビツトのアドレスＡＤ３１：０が入
来し、端子２４ａ〜２４Ｑ夫々にはＣＰＵ１０よりアク
セス要求信号する。このアドレスバスインターフェース
で得られた３２ビツトのアドレスＡ３１：Ｏは端子２５
よりアドレスバス１７ａに送出される。
５図に示す如く、インターフェース回路２０．２１及び
インクリメンタ２２より構成されている。端子２３には
ＣＰＵ１０より３２ビツトのアドレスＡＤ３１：０が入
来し、端子２４ａ〜２４Ｑ夫々にはＣＰＵ１０よりアク
セス要求信号する。このアドレスバスインターフェース
で得られた３２ビツトのアドレスＡ３１：Ｏは端子２５
よりアドレスバス１７ａに送出される。
インターフェース２０は第６図に丞す構成であリ、ＣＰ
Ｕ１０がアドレス出力を指示するアドレスアウト信号Ａ
ＤＯＵＴによってアドレスＡＤ３１：０のうち上位２８
ビツトがラッチ回路２６１〜２６２８夫々にラッチされ
、ラッチされた２８ビツトがアドレスＡ３１：Ｏのうち
の上位２８ビツトとして出力される。
Ｕ１０がアドレス出力を指示するアドレスアウト信号Ａ
ＤＯＵＴによってアドレスＡＤ３１：０のうち上位２８
ビツトがラッチ回路２６１〜２６２８夫々にラッチされ
、ラッチされた２８ビツトがアドレスＡ３１：Ｏのうち
の上位２８ビツトとして出力される。
インクリメンタ２２は第７図（Ａ＞、（Ｂ）に示す構成
である。第７図（Ａ）において２ビツトのカウンタ２７
はｃｐｕｉｏより第８図（Ｂ）に示すアクセス要求信号
が供給されたときアドレスＡＤ３１：０のうちのビット
ＡＤ３．ＡＤ２をロードする。この後ＣＰＵ１０がブロ
ックインを指示する聞出力する第８図（Ｃ）に示すブロ
ックイン信号ＢＬＩＮと、制御回路１５よりの転送終了
信号ＳＤＣをサンプリングした第８図（Ｄ）に示す信号
５ＤＣＬとが共にローレベルとなったときカウンタ２７
はカウントアツプを行なう。
である。第７図（Ａ）において２ビツトのカウンタ２７
はｃｐｕｉｏより第８図（Ｂ）に示すアクセス要求信号
が供給されたときアドレスＡＤ３１：０のうちのビット
ＡＤ３．ＡＤ２をロードする。この後ＣＰＵ１０がブロ
ックインを指示する聞出力する第８図（Ｃ）に示すブロ
ックイン信号ＢＬＩＮと、制御回路１５よりの転送終了
信号ＳＤＣをサンプリングした第８図（Ｄ）に示す信号
５ＤＣＬとが共にローレベルとなったときカウンタ２７
はカウントアツプを行なう。
第７図（Ｂ）において、フリップフロップ２８はブロッ
クアクセスがｌｌ１１ｍ回路１５によってキャンセルさ
れたときに生成される第８図（Ｅ）に示すブロックアク
セスキャンセル信号ＢＬＡＣＡＮによってセットされ、
かつ１ブロツクのアクセスが終了したとき生成される第
８図（Ｇ）に示すブロックインエンド信号ＢＬＩＮＥＮ
Ｄによってリセットされる。このフリップフロップ２８
のσ端子出力と信号５ＤＣＬと第７図（Ａ）に示すクロ
ック信号φ２とがノア回路２９に供給され、ここで第８
図（Ｆ）に示すインクリメントアウト信号ｌＮＣ０ＵＴ
が生成される。インクリメントアウト信号Ｉ Ｎ ＣＯ
ｔＪ Ｔは制御回路１５がブロックアクセスをキャンセ
ルしたとき生成される。
クアクセスがｌｌ１１ｍ回路１５によってキャンセルさ
れたときに生成される第８図（Ｅ）に示すブロックアク
セスキャンセル信号ＢＬＡＣＡＮによってセットされ、
かつ１ブロツクのアクセスが終了したとき生成される第
８図（Ｇ）に示すブロックインエンド信号ＢＬＩＮＥＮ
Ｄによってリセットされる。このフリップフロップ２８
のσ端子出力と信号５ＤＣＬと第７図（Ａ）に示すクロ
ック信号φ２とがノア回路２９に供給され、ここで第８
図（Ｆ）に示すインクリメントアウト信号ｌＮＣ０ＵＴ
が生成される。インクリメントアウト信号Ｉ Ｎ ＣＯ
ｔＪ Ｔは制御回路１５がブロックアクセスをキャンセ
ルしたとき生成される。
インターフェース回路２１は第９図に示す構成 。
である。ラッチ回路３１＋ 、３１２はカウンタ２７の
出力する２ビツトを供給され、アドレスアウト信号ＡＤ
ＯＵＴの入来時及びインクリメントアウト信号ＩＮＧＯ
ＵＴの入来時に上記２ビツトをラッチして、夫々アドレ
スＡ３１：０のうちのビットＡ３．Ａ２として出力する
。また、ラッチ回路３１＊、３１ａはＣＰＵ１０よりの
アドレスＡＤ３１：ＯのうちのビットＡＤ１．ＡＤＯを
供給され、アドレスアウト信号ＡＤＯＬＩＴの入来時に
ラッチして、夫々アドレスＡ３１：ＯのうちのビットＡ
１．ＡＯとして出力する。
出力する２ビツトを供給され、アドレスアウト信号ＡＤ
ＯＵＴの入来時及びインクリメントアウト信号ＩＮＧＯ
ＵＴの入来時に上記２ビツトをラッチして、夫々アドレ
スＡ３１：０のうちのビットＡ３．Ａ２として出力する
。また、ラッチ回路３１＊、３１ａはＣＰＵ１０よりの
アドレスＡＤ３１：ＯのうちのビットＡＤ１．ＡＤＯを
供給され、アドレスアウト信号ＡＤＯＬＩＴの入来時に
ラッチして、夫々アドレスＡ３１：ＯのうちのビットＡ
１．ＡＯとして出力する。
上記アドレスＡ３１：Ｏは記憶装置１６をバイト単位で
アクセスするものであり、第１図のシステムブロックア
クセスはワード単位（−４バイト単位）でアクセスする
ものであるため、ブロックアクセスがキャンセルされた
ときＡＣ３，ＡＣ３をインクリメントしている。
アクセスするものであり、第１図のシステムブロックア
クセスはワード単位（−４バイト単位）でアクセスする
ものであるため、ブロックアクセスがキャンセルされた
ときＡＣ３，ＡＣ３をインクリメントしている。
制御回路１２内のロード／カウント信号生成部は第１０
図に示す構成である。フリップフロップ３２はリセット
信号ＲＥＳＥＴの入来によりリセットされた後、ＣＰＬ
ｌｌｏより第１１図（Ｃ）に示すアクセス要求信号が入
来するとセットされ、その後第１１図（Ａ）に示すクロ
ック信号φ０の入来によりリセットされて、Ｑ端子より
第１１図（Ｄ）に示す信号を出力する。このＱ端子出力
はアンド回路３３において第１１図（Ｂ）に示すクロッ
ク信号φＡと演算されて所定のパルス幅とされ、第１１
図（Ｅ）に示すＯ−ド／カウント信号し／Ｃが得られる
。
図に示す構成である。フリップフロップ３２はリセット
信号ＲＥＳＥＴの入来によりリセットされた後、ＣＰＬ
ｌｌｏより第１１図（Ｃ）に示すアクセス要求信号が入
来するとセットされ、その後第１１図（Ａ）に示すクロ
ック信号φ０の入来によりリセットされて、Ｑ端子より
第１１図（Ｄ）に示す信号を出力する。このＱ端子出力
はアンド回路３３において第１１図（Ｂ）に示すクロッ
ク信号φＡと演算されて所定のパルス幅とされ、第１１
図（Ｅ）に示すＯ−ド／カウント信号し／Ｃが得られる
。
制御回路１２内のアドレススト０−プ信号Ａｓ生成部は
第１２図に示す構成である。フリップ７０ツブ３４はす
″ンド回路３７よりのリセット信号ＲＥＳＥＴの入来に
よりリセットされた後、第１３図（Ｃ）に示すアクセス
要求信号の入来によってセットされ、その後ナンド回路
３７の出力する第１３図（Ｆ）に示す信号によってリセ
ットされて、Ｑ端子より第１３図（Ｄ）に示す信号を出
力する。このフリップフロップ３４のＱ端子出力はクロ
ック信号φ３によってラッチ回路３５にラッチされ、ラ
ッチ回路３５はそのσ端子より第１３図（Ｅ）に示すア
ドレスストローブ信号ＡＳを“出力する。またオア回路
３６は上記アドレススト０−プ信号Ａｓと第１１図（Ａ
＞に示すクロック信号φ１の反転信号とを演算し、オア
回路３６の出力信号がナンド回路３７で反転されて第１
３図（Ｆ）に示す信号が生成される。
第１２図に示す構成である。フリップ７０ツブ３４はす
″ンド回路３７よりのリセット信号ＲＥＳＥＴの入来に
よりリセットされた後、第１３図（Ｃ）に示すアクセス
要求信号の入来によってセットされ、その後ナンド回路
３７の出力する第１３図（Ｆ）に示す信号によってリセ
ットされて、Ｑ端子より第１３図（Ｄ）に示す信号を出
力する。このフリップフロップ３４のＱ端子出力はクロ
ック信号φ３によってラッチ回路３５にラッチされ、ラ
ッチ回路３５はそのσ端子より第１３図（Ｅ）に示すア
ドレスストローブ信号ＡＳを“出力する。またオア回路
３６は上記アドレススト０−プ信号Ａｓと第１１図（Ａ
＞に示すクロック信号φ１の反転信号とを演算し、オア
回路３６の出力信号がナンド回路３７で反転されて第１
３図（Ｆ）に示す信号が生成される。
制御回路１２内のデータストローブ信号Ｏ８生成部は第
１４図に示す構成である。フリップフロツブ４０はリセ
ット信号ＲＥＳＥＴによりリセットされた侵、第１５図
（Ｃ）に示すアクセス要求信号の入来によりセットされ
、Ｑ端子より第１５図（Ｄ）に示す信号を出力する。ラ
ッチ回路４１は第１５図（Ｂ）に示すり［１ツク信号φ
３によって上記フリップフロップ４０のＱＱ子出出力ラ
ッチして第１５図（Ｅ）に示す信号をＱ端子より出力す
る。
１４図に示す構成である。フリップフロツブ４０はリセ
ット信号ＲＥＳＥＴによりリセットされた侵、第１５図
（Ｃ）に示すアクセス要求信号の入来によりセットされ
、Ｑ端子より第１５図（Ｄ）に示す信号を出力する。ラ
ッチ回路４１は第１５図（Ｂ）に示すり［１ツク信号φ
３によって上記フリップフロップ４０のＱＱ子出出力ラ
ッチして第１５図（Ｅ）に示す信号をＱ端子より出力す
る。
フリップフロップ４２はリセット信号ＲＥＳＥＴ又は第
１５図（Ｇ）に示す信号５ＤＣＬの入来によりリセット
された後、ナンド回路４３によって第１５図（Ａ）に示
すクロック信号φ１と同期のとられたラッチ回路４１出
力の入来によりセットされる。これによってフリップフ
ロップ４２は第１５図（Ｆ）に示すデータストローブ信
号ＤＳを生成して出力する。このデータストローブ信号
ＤＳはフリップフロップ４０に供給されて、これをリセ
ットする。
１５図（Ｇ）に示す信号５ＤＣＬの入来によりリセット
された後、ナンド回路４３によって第１５図（Ａ）に示
すクロック信号φ１と同期のとられたラッチ回路４１出
力の入来によりセットされる。これによってフリップフ
ロップ４２は第１５図（Ｆ）に示すデータストローブ信
号ＤＳを生成して出力する。このデータストローブ信号
ＤＳはフリップフロップ４０に供給されて、これをリセ
ットする。
制御回路１２内のブロックアクセス要求信号ＢＬＯＣＫ
生成部は第１６図に示す構成である。
生成部は第１６図に示す構成である。
フリップ７０ツブ４５はリセット信ＱＲＥＳＥＴにより
リセットされた後、第１７図（Ｃ）に示すブロックアク
セス要求信号の入来によってセットされ、ＱＱ子より第
１７図（Ｄ）に示す信号を出力する。ラッチ回路４６は
上記フリップフロップ４５出力を第１７図（Ｂ）に示す
クロック信号φ２によってラッチして第１７図（Ｅ）に
示す信号を出力する。
リセットされた後、第１７図（Ｃ）に示すブロックアク
セス要求信号の入来によってセットされ、ＱＱ子より第
１７図（Ｄ）に示す信号を出力する。ラッチ回路４６は
上記フリップフロップ４５出力を第１７図（Ｂ）に示す
クロック信号φ２によってラッチして第１７図（Ｅ）に
示す信号を出力する。
フリップ７０ツブ４７はリセット信号Ｒ［ＳＥＴ又は第
１７図（Ｇ）、（Ｈ）に示すブロックアクセスキャンセ
ル信号ＢＬＡＣＡＮ、ブロックインエンド信号ＢＬＩＮ
ＥＮＤの入来によってリセットされた後、ナンド回路４
８によって第１７図（△）に示すクロック信号φ０と同
期のとられたラッチ回路４６出力の入来によってセット
され、σ端子より第１７図（Ｆ）に示すブロックアクセ
ス要求信号ＢＬＯＣＫを生成して出力する。このブロッ
クアクセス要求信号ＢＬＯＣＫはフリップフロップ４５
に供給されて、これをリセットする。
１７図（Ｇ）、（Ｈ）に示すブロックアクセスキャンセ
ル信号ＢＬＡＣＡＮ、ブロックインエンド信号ＢＬＩＮ
ＥＮＤの入来によってリセットされた後、ナンド回路４
８によって第１７図（△）に示すクロック信号φ０と同
期のとられたラッチ回路４６出力の入来によってセット
され、σ端子より第１７図（Ｆ）に示すブロックアクセ
ス要求信号ＢＬＯＣＫを生成して出力する。このブロッ
クアクセス要求信号ＢＬＯＣＫはフリップフロップ４５
に供給されて、これをリセットする。
ブロックアクセスキャンセル信号は第１８図に示す回路
で生成される。オア回路５０には第１９図（Ｃ）、（Ｄ
）、（Ｅ）夫々に示すブロックアクセス要求信号ＢＬＯ
ＣＫ、信号５ＤＣＬ、ブロックアクセスアクノリッジ信
号ＢＬＡＣＫをサンプリングして得た信号ＢＬＡＣＫＬ
の反転信号より第１９図（Ｆ）に示す信号を生成する。
で生成される。オア回路５０には第１９図（Ｃ）、（Ｄ
）、（Ｅ）夫々に示すブロックアクセス要求信号ＢＬＯ
ＣＫ、信号５ＤＣＬ、ブロックアクセスアクノリッジ信
号ＢＬＡＣＫをサンプリングして得た信号ＢＬＡＣＫＬ
の反転信号より第１９図（Ｆ）に示す信号を生成する。
フリップフロップ５１はリセット信号ＲＥＳＥＴ又は第
１９図（Ｂ）に示すクロック信号φ３によりリセットさ
れ、オア回路５０出力によってセットされる。フリップ
フロップ５１のσ端子出力は第１９図（Ａ）に示すクロ
ック信号φ１とオア演算されて第１９図（Ｇ）に示すブ
ロックアクセスキャンセル信号８ＬＡＣＡＮが生成され
出力される。
１９図（Ｂ）に示すクロック信号φ３によりリセットさ
れ、オア回路５０出力によってセットされる。フリップ
フロップ５１のσ端子出力は第１９図（Ａ）に示すクロ
ック信号φ１とオア演算されて第１９図（Ｇ）に示すブ
ロックアクセスキャンセル信号８ＬＡＣＡＮが生成され
出力される。
ブロックインエンド信号ＢＬＩＮＥＮＤは第２０図に示
す回路で生成される。第２１図はブロックアクセスが可
能な場合の回路各部の波形図を示し、第２２図はブロッ
クアクセスがキャンセルされる場合の回路各部の波形図
を示す。フリップフロップ５５はリセ・ット信号ＲＥ
Ｓ Ｅ Ｔ又はセルクリア信号５ＥＬＣＬＲの入来によ
りリセットされた後、第２１図（Ｄ）、第２２図（Ｄ＞
に示すブロックイン信号ＢＬＩＮ及び第２１図（Ｅ）。
す回路で生成される。第２１図はブロックアクセスが可
能な場合の回路各部の波形図を示し、第２２図はブロッ
クアクセスがキャンセルされる場合の回路各部の波形図
を示す。フリップフロップ５５はリセ・ット信号ＲＥ
Ｓ Ｅ Ｔ又はセルクリア信号５ＥＬＣＬＲの入来によ
りリセットされた後、第２１図（Ｄ）、第２２図（Ｄ＞
に示すブロックイン信号ＢＬＩＮ及び第２１図（Ｅ）。
第２２図（Ｅ）に示す信号５ＤＣＬが共にローレベルと
なったときセットされる。
なったときセットされる。
ラッチ回路５６．５７夫々は第２１図（Ｂ）。
第２２図（８）のクロック信号φ２と第２１図（Ｃ）、
第２２図（Ｃ）のクロック信号φ３との夫々によって上
記フリップフロップ５５出力をラッチし、て、第２１図
（Ｆ）、第２２図（Ｆ）に示す信号と第２１図（Ｇ）、
第２２図（Ｇ）に示す信号との夫々を夫々のＱ端子より
出力する。
第２２図（Ｃ）のクロック信号φ３との夫々によって上
記フリップフロップ５５出力をラッチし、て、第２１図
（Ｆ）、第２２図（Ｆ）に示す信号と第２１図（Ｇ）、
第２２図（Ｇ）に示す信号との夫々を夫々のＱ端子より
出力する。
セレクタ５８は端子Ａに第２１図＜Ｉ）に示すバスクロ
ック信号ＢＣＬＫが供給され、端子Ｂに信号５ＤＣＬと
第２１図（Ａ）、第２２図（Ａ）に示すクロック信号φ
１とのノア演算出力が供給されており、第２１図（Ｈ）
、第２２図（Ｈ）に示すクロックセレクト信号がローレ
ベルであれば端子へよりの信号を選択し、ハイレベルで
あれば端子Ｂよりの信号を選択して端子Ｙより出力する
。
ック信号ＢＣＬＫが供給され、端子Ｂに信号５ＤＣＬと
第２１図（Ａ）、第２２図（Ａ）に示すクロック信号φ
１とのノア演算出力が供給されており、第２１図（Ｈ）
、第２２図（Ｈ）に示すクロックセレクト信号がローレ
ベルであれば端子へよりの信号を選択し、ハイレベルで
あれば端子Ｂよりの信号を選択して端子Ｙより出力する
。
この端子Ｙの出力信号はラッチ回路５６．５７出力のア
ンド出力と共にナンド回路５９に供給される。これによ
ってナンド回路はブロックアクセスが可能なとき第２１
図（Ｊ）に示す信号を出力し、ブロックアクセスがキャ
ンセルされたとき第２２図（Ｉ）に示す信号を出力する
。
ンド出力と共にナンド回路５９に供給される。これによ
ってナンド回路はブロックアクセスが可能なとき第２１
図（Ｊ）に示す信号を出力し、ブロックアクセスがキャ
ンセルされたとき第２２図（Ｉ）に示す信号を出力する
。
カウンタ６０はリセット信号又はラッチ回路５６出ツノ
によってリセットされ、ナンド回路５９出力をカウント
する。カウンタ６０の端子ＤｏｎＤ＋より出力されるカ
ウント値の第１ビツト及び第２ビツトはナンド演算され
た後クロック信号φ１と同期をとられて第２１図（Ｋ）
、第２２図（Ｊ）に示すブロックインエンド信号ＢＬＩ
ＮＥＮＯが生成され出力される。このブロックインエン
ド信にナンド回路６１に供給され、ここでセレクトクリ
ア信号５ＥＬＣＬＲが生成されフリップフロップ５５の
リセットが行なわれる。
によってリセットされ、ナンド回路５９出力をカウント
する。カウンタ６０の端子ＤｏｎＤ＋より出力されるカ
ウント値の第１ビツト及び第２ビツトはナンド演算され
た後クロック信号φ１と同期をとられて第２１図（Ｋ）
、第２２図（Ｊ）に示すブロックインエンド信号ＢＬＩ
ＮＥＮＯが生成され出力される。このブロックインエン
ド信にナンド回路６１に供給され、ここでセレクトクリ
ア信号５ＥＬＣＬＲが生成されフリップフロップ５５の
リセットが行なわれる。
ところで、上記のクロックセレクト信号ＣＬＫＳＥＬは
第２３図に示す回路で生成される。フリップフロップ６
５は第２４図（Ｄ）に示すセレクトクリア信号によって
リセットされ、第２４図（Ｂ）に示すブロックアクセス
キャンセル信号ＢＬＡＣＡＮによってセットされる。フ
リップ７０ツブ６５のＱ端子出力は第２４図（Ａ）に示
ずクロック信号φ２によってラッチ回路６６にラッチさ
れ第２４図（Ｃ）に示すクロックセレクト信号が生成さ
れ第２０図のセレクタ５８に供給される。
第２３図に示す回路で生成される。フリップフロップ６
５は第２４図（Ｄ）に示すセレクトクリア信号によって
リセットされ、第２４図（Ｂ）に示すブロックアクセス
キャンセル信号ＢＬＡＣＡＮによってセットされる。フ
リップ７０ツブ６５のＱ端子出力は第２４図（Ａ）に示
ずクロック信号φ２によってラッチ回路６６にラッチさ
れ第２４図（Ｃ）に示すクロックセレクト信号が生成さ
れ第２０図のセレクタ５８に供給される。
ところで、クロック信号φ０〜φ３は夫々第２５図（Ａ
）、（Ｂ）、（Ｃ）、（Ｄ）に示すタイミング関係であ
り、これらのクロック信号φ０〜φ３から第２５図（Ｅ
）に示すクロック信号φ＾。
）、（Ｂ）、（Ｃ）、（Ｄ）に示すタイミング関係であ
り、これらのクロック信号φ０〜φ３から第２５図（Ｅ
）に示すクロック信号φ＾。
及び同図（Ｆ）に示すパスクロック信号ＢＣＬＫが生成
されている。これらのクロック信号に対してアドレスは
同図（Ｇ）に示す関係である。
されている。これらのクロック信号に対してアドレスは
同図（Ｇ）に示す関係である。
このように、第１図に示すシステムではアクセスタイム
の短い高速の記憶装置１６に合わせて高速のブロックア
クセスが行なわれるため、システムは＾速動作が可能と
なりシステム性能が向上する。
の短い高速の記憶装置１６に合わせて高速のブロックア
クセスが行なわれるため、システムは＾速動作が可能と
なりシステム性能が向上する。
また、制御回路１５の出力するブロックアクセスアクノ
リッジ信号ＢＬＡＣＫのレベルによってブロックアクセ
スの継続又は取消しく中止のときは通常のアクセス）が
決定されるため、システム設計時に記憶装置１６をブロ
ックアクセスさせるか通常のアクセスをさせるか決める
必要がなく、システム設計の柔軟性が向上する。
リッジ信号ＢＬＡＣＫのレベルによってブロックアクセ
スの継続又は取消しく中止のときは通常のアクセス）が
決定されるため、システム設計時に記憶装置１６をブロ
ックアクセスさせるか通常のアクセスをさせるか決める
必要がなく、システム設計の柔軟性が向上する。
更に、アクセスタイムの長い低速の記憶装置１６の場合
、制御回路１５でブロックアクセスアクノリッジ信号Ｂ
ＬＡＣＫを返さないことによりブロックアクセスをキャ
ンセルするが、通常のアクセスによりブロックインが行
なわれるので、以後のミスヒツトの発生確°率が低くな
り、システム効率が向上する。
、制御回路１５でブロックアクセスアクノリッジ信号Ｂ
ＬＡＣＫを返さないことによりブロックアクセスをキャ
ンセルするが、通常のアクセスによりブロックインが行
なわれるので、以後のミスヒツトの発生確°率が低くな
り、システム効率が向上する。
上述の如く、本発明のブロックアクセス方式によれば、
システムの高速動作が可能でシステム性能が向上し、ま
た、システム設計の柔軟性が向上し、更に、ミスヒツト
の発生確率が低くシステム効率が向上する。
システムの高速動作が可能でシステム性能が向上し、ま
た、システム設計の柔軟性が向上し、更に、ミスヒツト
の発生確率が低くシステム効率が向上する。
第１図は本発明のブロックアクセス方式を実現するシス
テムの二実施例のブロック系統図、第２図、第３図夫々
は第１図示のシステム各部の信号タイミングチャート、 第４図はブロック内のワード転送順序を説明するための
図、 第５図はアドレスバスインターフェースの一実施例のブ
ロック系統図、 第６図、第７図、第９図夫々はアドレスバスインターフ
ェース各部の回路図、 第８図は第７図に示す回路の信号波形図、第１０図、第
１１図夫々はロード／カウント信号生成部の回路図、信
号波形図、 第１２図、第１３図夫々はアドレスストローブ信号生成
部の回路図、信号波形図、 第１４図、第１５図夫々はデータストローブ信号生成部
の回路図、信号波形図、 第１６図、第１７図夫々はブロックアクセス要求信号生
成部の回路図、信号波形図、 第１８図、第１９図夫々はブロックアクセスキャンセル
信号生成部の回路図、信号波形図、第２０図はブロック
インエンド信号生成部の回路図、 第２１図、第２２図夫々はブロックインエンド信号生成
部の信号波形図、 第２３図、第２４図夫々はクロックセレクト信号生成部
の回路図、信号波形図、 第２５図は各クロック信号及びアドレスの波形図である
。 図中において、 １０はｃｐｕ。 １１はバスマスタ、 １２は制御回路、 １３はキャッシュメモリ、 １４はパススレーブ、 １５は制御回路、 １６は記憶装置である。 果、１ 図 （Ａ） （Ｂ）プロｙ
７内のワーＦＮＬＩ藺序ｔｔ補７４７５Ｊ５ノ１３［第
４図 アドレスノαインター７エースーフ１コｖ７Ｅき紀１日
イシ２−７−−ス臼路−回トシ司 第（−図 インクリノンター回易・回 ４７図 インクリメン２−肩Ｆ号壊（彬１ａ 第 ８ じ４ Ａ＞）’−７ｒ−−Ｘ ビｎ舜ＩＱＩｉＲ昭４目第８図 ローＴンｒウン）（ぢ号主戒檀ツの回１１ｓＯ炉゛メ（
］５５ 図−ド’／−ｆ７つシト、臂Ｆシｔべ七Ｖの琳形図塗°
目図１ アドレススＦローフ′Ｐ′−Ｊ５支鳩（Ｖグ困凝ｍ＝、
７ｉ１：、）： 蔚 アＦ゛レススＹ口４店号曙苛−ぶ１１文形田Ｔ’−７Ｘ
陣−フ゛摺シト虫べＶの目面４目第１４図 署 デニ２ストロづ１（号註べ！の刈１月月形形第１５図 箪１６図 第１７図 ブローｙ２了２セス〜ケ％Ａｚｌし牝Ａ−ｑ−ｘ司薯頻
幻第１８１図 ブ”ｗ−ｙ７Ａンアクセスキャンセ７−言号さｙ中甲の
摩ξ杉回鴫１８図 １塁 ２０ツ２セレ２トＣし＋生」ぺ＃の琶Ｂ蘭Ｉ旧第え３図 ２Ｏ−ｙｚセレ２ト信号主べ（甲の４冨−旨苑９と別（
Ａ） 鈎 各クロッ２矛Ｉ引スメアｒレスの来に影回第２５図
テムの二実施例のブロック系統図、第２図、第３図夫々
は第１図示のシステム各部の信号タイミングチャート、 第４図はブロック内のワード転送順序を説明するための
図、 第５図はアドレスバスインターフェースの一実施例のブ
ロック系統図、 第６図、第７図、第９図夫々はアドレスバスインターフ
ェース各部の回路図、 第８図は第７図に示す回路の信号波形図、第１０図、第
１１図夫々はロード／カウント信号生成部の回路図、信
号波形図、 第１２図、第１３図夫々はアドレスストローブ信号生成
部の回路図、信号波形図、 第１４図、第１５図夫々はデータストローブ信号生成部
の回路図、信号波形図、 第１６図、第１７図夫々はブロックアクセス要求信号生
成部の回路図、信号波形図、 第１８図、第１９図夫々はブロックアクセスキャンセル
信号生成部の回路図、信号波形図、第２０図はブロック
インエンド信号生成部の回路図、 第２１図、第２２図夫々はブロックインエンド信号生成
部の信号波形図、 第２３図、第２４図夫々はクロックセレクト信号生成部
の回路図、信号波形図、 第２５図は各クロック信号及びアドレスの波形図である
。 図中において、 １０はｃｐｕ。 １１はバスマスタ、 １２は制御回路、 １３はキャッシュメモリ、 １４はパススレーブ、 １５は制御回路、 １６は記憶装置である。 果、１ 図 （Ａ） （Ｂ）プロｙ
７内のワーＦＮＬＩ藺序ｔｔ補７４７５Ｊ５ノ１３［第
４図 アドレスノαインター７エースーフ１コｖ７Ｅき紀１日
イシ２−７−−ス臼路−回トシ司 第（−図 インクリノンター回易・回 ４７図 インクリメン２−肩Ｆ号壊（彬１ａ 第 ８ じ４ Ａ＞）’−７ｒ−−Ｘ ビｎ舜ＩＱＩｉＲ昭４目第８図 ローＴンｒウン）（ぢ号主戒檀ツの回１１ｓＯ炉゛メ（
］５５ 図−ド’／−ｆ７つシト、臂Ｆシｔべ七Ｖの琳形図塗°
目図１ アドレススＦローフ′Ｐ′−Ｊ５支鳩（Ｖグ困凝ｍ＝、
７ｉ１：、）： 蔚 アＦ゛レススＹ口４店号曙苛−ぶ１１文形田Ｔ’−７Ｘ
陣−フ゛摺シト虫べＶの目面４目第１４図 署 デニ２ストロづ１（号註べ！の刈１月月形形第１５図 箪１６図 第１７図 ブローｙ２了２セス〜ケ％Ａｚｌし牝Ａ−ｑ−ｘ司薯頻
幻第１８１図 ブ”ｗ−ｙ７Ａンアクセスキャンセ７−言号さｙ中甲の
摩ξ杉回鴫１８図 １塁 ２０ツ２セレ２トＣし＋生」ぺ＃の琶Ｂ蘭Ｉ旧第え３図 ２Ｏ−ｙｚセレ２ト信号主べ（甲の４冨−旨苑９と別（
Ａ） 鈎 各クロッ２矛Ｉ引スメアｒレスの来に影回第２５図
Claims (1)
- 【特許請求の範囲】 中央処理装置（１０）で必要とするデータがキャッシュ
メモリ（１３）にないとき、該中央処理装置（１０）の
出力する単一のアドレスにより外部の記憶装置（１６）
から一定の大きさの領域であるブロックの全データを該
キャッシュメモリ（１３）に転送するブロックアクセス
方式において、 該中央処理装置（１０）からアクセス要求及び該単一の
アドレスを供給されて、該単一のアドレス及びブロック
アクセス要求をバスラインに送出し、返送される応答信
号がブロックアクセスの実行を示すとき該記憶装置（１
６）より読み出されるデータを該キャッシュメモリ（１
３）に格納し、該返送される応答信号がブロックアクセ
スの取消しを示すとき該単一のアドレスを順次インクリ
メントして該バスラインに送出し該記憶装置（１６）よ
り読み出されるデータを該キャッシュメモリ（１３）に
格納する第１の制御手段（１２）と、該第１の制御手段
（１２）から供給されるブロックアクセス要求に対し該
記憶装置（１６）のアクセスタイムに応じてブロックア
クセスの実行又は取消しを示す応答信号を該バスライン
より該第１の制御手段（１２）に返送し、ブロックアク
セスの実行時に該単一のアドレスを順次インクリメント
して該記憶装置（１６）より該ブロックの全データを順
次読み出し、ブロックアクセスの取消し時に該第１の制
御手段（１２）が順次インクリメントして送出したアド
レスにより該記憶装置（１６）から該ブロックの全デー
タを順次読み出して該バスラインに送出する第２の制御
手段（１５）とを有することを特徴とするブロックアク
セス方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054901A JPS63220342A (ja) | 1987-03-10 | 1987-03-10 | ブロツクアクセス方式 |
| US07/163,911 US4853848A (en) | 1987-03-10 | 1988-03-03 | Block access system using cache memory |
| EP88301947A EP0282248B1 (en) | 1987-03-10 | 1988-03-07 | Block access system using cache memory |
| KR1019880002448A KR920003270B1 (ko) | 1987-03-10 | 1988-03-09 | 캐쉬 메모리를 사용한 블록 액세스 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054901A JPS63220342A (ja) | 1987-03-10 | 1987-03-10 | ブロツクアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63220342A true JPS63220342A (ja) | 1988-09-13 |
| JPH0511334B2 JPH0511334B2 (ja) | 1993-02-15 |
Family
ID=12983506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62054901A Granted JPS63220342A (ja) | 1987-03-10 | 1987-03-10 | ブロツクアクセス方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4853848A (ja) |
| EP (1) | EP0282248B1 (ja) |
| JP (1) | JPS63220342A (ja) |
| KR (1) | KR920003270B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5109485A (en) * | 1988-08-30 | 1992-04-28 | Ncr Corporation | Method for transferring data between memories |
| US4994962A (en) * | 1988-10-28 | 1991-02-19 | Apollo Computer Inc. | Variable length cache fill |
| JP3105283B2 (ja) * | 1991-03-20 | 2000-10-30 | キヤノン株式会社 | メモリ・アクセス制御装置 |
| US5333291A (en) * | 1991-06-14 | 1994-07-26 | International Business Machines Corporation | Stride enhancer for high speed memory accesses with line fetching mode and normal mode employing boundary crossing determination |
| US5386579A (en) * | 1991-09-16 | 1995-01-31 | Integrated Device Technology, Inc. | Minimum pin-count multiplexed address/data bus with byte enable and burst address counter support microprocessor transmitting byte enable signals on multiplexed address/data bus having burst address counter for supporting signal datum and burst transfer |
| KR940001593B1 (ko) * | 1991-09-20 | 1994-02-25 | 삼성전자 주식회사 | 메인콘트롤러내에 내장한 버스콘트롤러 동작 시스템 |
| US5655132A (en) * | 1994-08-08 | 1997-08-05 | Rockwell International Corporation | Register file with multi-tasking support |
| GB2302604B (en) * | 1995-06-23 | 2000-02-16 | Advanced Risc Mach Ltd | Data memory access control |
| EP0834812A1 (en) | 1996-09-30 | 1998-04-08 | Cummins Engine Company, Inc. | A method for accessing flash memory and an automotive electronic control system |
| US6009482A (en) * | 1997-03-28 | 1999-12-28 | International Business Machines Corporation | Method and apparatus for enabling cache streaming |
| WO2000065453A1 (en) * | 1999-04-23 | 2000-11-02 | Icompression, Inc. | Direct memory access engine for data cache control |
| US8806654B2 (en) * | 2006-01-13 | 2014-08-12 | Freescale Semiconductor, Inc. | Controlling the access of master elements to slave elements over a communication bus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617964A (ja) * | 1984-06-22 | 1986-01-14 | Fujitsu Ltd | デ−タ転送方式 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4156906A (en) * | 1977-11-22 | 1979-05-29 | Honeywell Information Systems Inc. | Buffer store including control apparatus which facilitates the concurrent processing of a plurality of commands |
| US4217640A (en) * | 1978-12-11 | 1980-08-12 | Honeywell Information Systems Inc. | Cache unit with transit block buffer apparatus |
| US4325120A (en) * | 1978-12-21 | 1982-04-13 | Intel Corporation | Data processing system |
| US4445176A (en) * | 1979-12-28 | 1984-04-24 | International Business Machines Corporation | Block transfers of information in data processing networks |
| US4525780A (en) * | 1981-05-22 | 1985-06-25 | Data General Corporation | Data processing system having a memory using object-based information and a protection scheme for determining access rights to such information |
| US4455602A (en) * | 1981-05-22 | 1984-06-19 | Data General Corporation | Digital data processing system having an I/O means using unique address providing and access priority control techniques |
| US4493027A (en) * | 1981-05-22 | 1985-01-08 | Data General Corporation | Method of performing a call operation in a digital data processing system having microcode call and return operations |
| DE3584318D1 (de) * | 1984-06-29 | 1991-11-14 | Ibm | Hochgeschwindigkeitspufferspeicheranordnung fuer schnelle datenuebertragung. |
| CA1269176A (en) * | 1985-02-22 | 1990-05-15 | Fairchild Camera And Instrument Corporation | Multiple bus system including a microprocessor having separate instruction and data interfaces and caches |
-
1987
- 1987-03-10 JP JP62054901A patent/JPS63220342A/ja active Granted
-
1988
- 1988-03-03 US US07/163,911 patent/US4853848A/en not_active Expired - Lifetime
- 1988-03-07 EP EP88301947A patent/EP0282248B1/en not_active Expired - Lifetime
- 1988-03-09 KR KR1019880002448A patent/KR920003270B1/ko not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617964A (ja) * | 1984-06-22 | 1986-01-14 | Fujitsu Ltd | デ−タ転送方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0282248B1 (en) | 1996-01-03 |
| US4853848A (en) | 1989-08-01 |
| EP0282248A3 (en) | 1990-10-17 |
| JPH0511334B2 (ja) | 1993-02-15 |
| EP0282248A2 (en) | 1988-09-14 |
| KR920003270B1 (ko) | 1992-04-27 |
| KR880011676A (ko) | 1988-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0154533B1 (ko) | 데이타 프로세서 | |
| US4805098A (en) | Write buffer | |
| US6708257B2 (en) | Buffering system bus for external-memory access | |
| JP3637054B2 (ja) | キャッシュ／メインメモリのコンシステンシを維持するための装置及び方法 | |
| KR100243853B1 (ko) | 개량된메모리아키텍쳐를위한방법및장치 | |
| JP2012038293A (ja) | マシンビジョン用マルチプロセッサシステムオンチップ | |
| JPS6331813B2 (ja) | ||
| JP2008181551A (ja) | ベクトルレジスタを備えたコンピュータにおけるベクトルテールゲーティング | |
| JPH06309230A (ja) | バススヌ−プ方法 | |
| US4853848A (en) | Block access system using cache memory | |
| US6647450B1 (en) | Multiprocessor computer systems with command FIFO buffer at each target device | |
| US5699553A (en) | Memory accessing device for a pipeline information processing system | |
| JP3461481B2 (ja) | タグ更新制御回路 | |
| JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
| US20070168646A1 (en) | Data exchange between cooperating processors | |
| US20020069311A1 (en) | Bus control device | |
| JPH0793215A (ja) | 半導体記憶装置 | |
| TW318220B (en) | Computer architecture with read buffer | |
| JPH04333950A (ja) | 情報処理システム | |
| JP2585852B2 (ja) | バッファ制御方式 | |
| JPH06301600A (ja) | 記憶装置 | |
| JPH02259945A (ja) | ストア処理方式 | |
| JPH0760389B2 (ja) | パイプライン処理型情報処理装置 | |
| JPS62226348A (ja) | 主記憶装置兼主記憶制御装置 | |
| JPS6010368A (ja) | アドレス変換バツフア制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |