JPS63222462A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS63222462A JPS63222462A JP62055153A JP5515387A JPS63222462A JP S63222462 A JPS63222462 A JP S63222462A JP 62055153 A JP62055153 A JP 62055153A JP 5515387 A JP5515387 A JP 5515387A JP S63222462 A JPS63222462 A JP S63222462A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/86—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of Schottky-barrier gate FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
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- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、エンハンスメント／デプレション構成をもつ
半導体装置及びその製造方法に於いて、第１乃至第３の
エツチング停止層を諸半導体層の所望の眉間に介挿し、
該諸半導体層をエツチングする際、それ等のエツチング
停止層を適宜に利用することに依り、エンハンスメント
型トランジスタ部分のショットキ・コンタクト・ゲート
電極及びデプレション型トランジスタ部分のそれの両方
を酸化し難い半導体層上に形成することができるように
したので、何れのトランジスタ部分に於いても良好なシ
ョットキ・バリヤが形成され、従って、特性良好なエン
ハンスメント／デプレション構成の半導体装置が得られ
るようにしたものである。
半導体装置及びその製造方法に於いて、第１乃至第３の
エツチング停止層を諸半導体層の所望の眉間に介挿し、
該諸半導体層をエツチングする際、それ等のエツチング
停止層を適宜に利用することに依り、エンハンスメント
型トランジスタ部分のショットキ・コンタクト・ゲート
電極及びデプレション型トランジスタ部分のそれの両方
を酸化し難い半導体層上に形成することができるように
したので、何れのトランジスタ部分に於いても良好なシ
ョットキ・バリヤが形成され、従って、特性良好なエン
ハンスメント／デプレション構成の半導体装置が得られ
るようにしたものである。
本発明は、２次元電子ガス（２ＤＥＣ）層を利用するこ
とに依り高速化した電界効果型トランジスタを用いエン
ハンスメント／デブレシッン（ｅｎｈａｎｃｅｍｅｎｔ
／ｄｅｐｌｅｔｉｏｎ：Ｅ／Ｄ）構成とした半導体装置
及びそれを製造する方法の改良に関する。
とに依り高速化した電界効果型トランジスタを用いエン
ハンスメント／デブレシッン（ｅｎｈａｎｃｅｍｅｎｔ
／ｄｅｐｌｅｔｉｏｎ：Ｅ／Ｄ）構成とした半導体装置
及びそれを製造する方法の改良に関する。
一般に、この種の電界効果型トランジスタに於いては、
半絶縁性ＧａＡｓ基機上心機上されたアン・ドープＧａ
Ａｓチャネル層及びその上に形成されたｎ型Ａｊ！Ｇａ
Ａ３電子供給層を備えていて、その閾値電圧Ｖいは前記
アン・ドープＧａＡｓチャネル層とゲート電極接合面と
の間に存在する前記ｎ型ＡＪ！ＧａＡｓ電子供給層を含
む半導体層の厚さで決定される。
半絶縁性ＧａＡｓ基機上心機上されたアン・ドープＧａ
Ａｓチャネル層及びその上に形成されたｎ型Ａｊ！Ｇａ
Ａ３電子供給層を備えていて、その閾値電圧Ｖいは前記
アン・ドープＧａＡｓチャネル層とゲート電極接合面と
の間に存在する前記ｎ型ＡＪ！ＧａＡｓ電子供給層を含
む半導体層の厚さで決定される。
ところで、現今の論理回路に於いては、Ｅ／Ｄ構成の半
導体装置は不可欠と言って良いほど重要である。そして
、このＥ／Ｄ構成の半導体装置に於いては、勿論、Ｅモ
ードの闇値電圧を有する電界効果トランジスタとＤモー
ドの閾値電圧を有する電界効果トランジスタとが同一基
板上に形成されなければならない。
導体装置は不可欠と言って良いほど重要である。そして
、このＥ／Ｄ構成の半導体装置に於いては、勿論、Ｅモ
ードの闇値電圧を有する電界効果トランジスタとＤモー
ドの閾値電圧を有する電界効果トランジスタとが同一基
板上に形成されなければならない。
従って、２ＤＥＣ層を利用して高速化した電界効果型ト
ランジスタを用いてＥ／Ｄ構成の半導体装置を得ようと
する場合、前記闇値電圧の関係から、ショットキ・ゲー
ト電極と半導体層とがコンタクトしている部分の深さが
相違する２種類の電界効果型トランジスタを同一基板上
に作り込むことが必要とされる。
ランジスタを用いてＥ／Ｄ構成の半導体装置を得ようと
する場合、前記闇値電圧の関係から、ショットキ・ゲー
ト電極と半導体層とがコンタクトしている部分の深さが
相違する２種類の電界効果型トランジスタを同一基板上
に作り込むことが必要とされる。
そこで、本発明者は、さきに、２ＤＥＣ層を利用して高
速化した電界効果型トランジスタからなり、且つ、エン
ハンスメント型トランジスタ部分の闇値電圧及びデプレ
ション型トランジスタ部分の閾値電圧が正確に制御され
たＥ／Ｄ構成を有する改良された半導体装置を提供し、
また、該半導体装置のゲート部分を簡単な工程で、しか
も、エンハンスメント型トランジスタ部分もデプレショ
ン型トランジスタ部分も同時に且つ精度良（形成できる
半導体装置の製造方法を提供した（要すれば、特願昭５
９−８６２４３号参照）。
速化した電界効果型トランジスタからなり、且つ、エン
ハンスメント型トランジスタ部分の闇値電圧及びデプレ
ション型トランジスタ部分の閾値電圧が正確に制御され
たＥ／Ｄ構成を有する改良された半導体装置を提供し、
また、該半導体装置のゲート部分を簡単な工程で、しか
も、エンハンスメント型トランジスタ部分もデプレショ
ン型トランジスタ部分も同時に且つ精度良（形成できる
半導体装置の製造方法を提供した（要すれば、特願昭５
９−８６２４３号参照）。
第９図は該半導体装置の要部切断側面図を表している。
“図に於いて、２１は半絶縁性ＧａＡｓ基板、２２はア
ン・ドープＧａＡｓチャネル層、２３はｎ型Ａｊ？Ｇａ
Ａｓ電子供給層、２４はｎ型ＧａＡｓ層、２５はｎ型Ａ
ｌＧａＡ３層、２６はｎ型ＧａＡｓ層、２７はｎ型Ａｊ
！ＧａＡｓ層、２８はｎ型ＧａＡｓ層、２９は二酸化シ
リコン膜、３０，３１゜３２．３３はオーミック・コン
タクト電極、３６及び３７はショットキ・コンタクト電
極をそれぞれ示し、Ｅはエンハンスメント型トランジス
タ部分、Ｄはデプレション型トランジスタ部分であるこ
とを示している。
ン・ドープＧａＡｓチャネル層、２３はｎ型Ａｊ？Ｇａ
Ａｓ電子供給層、２４はｎ型ＧａＡｓ層、２５はｎ型Ａ
ｌＧａＡ３層、２６はｎ型ＧａＡｓ層、２７はｎ型Ａｊ
！ＧａＡｓ層、２８はｎ型ＧａＡｓ層、２９は二酸化シ
リコン膜、３０，３１゜３２．３３はオーミック・コン
タクト電極、３６及び３７はショットキ・コンタクト電
極をそれぞれ示し、Ｅはエンハンスメント型トランジス
タ部分、Ｄはデプレション型トランジスタ部分であるこ
とを示している。
図示された半導体装置では、ｎ型ＡｌＧａＡｓ層２７が
第１のエツチング停止層をなすと共にｎ型、６１ＧａＡ
ｓ層２５が第２のエツチング停止層をなしていて、これ
等エツチング停止層を効果的に利用すること、そして、
第１のエツチング停止層とｎ型ＧａＡｓ層２８の形成及
びその選択的除去を行うことに起因し、Ｅ／Ｄ両モード
のトランジスタに於けるゲート電極形成を１回の工程で
済ませ、この種Ｅ／Ｄ構成の半導体装置に於ける製造工
程の短縮を可能にし、しかも、ゲート電極部分に於ける
凹所の形成には、基本的にウェット・エツチングを使用
せず、選択ドライ・エツチングで終了させることができ
、ゲート電極下の活性層厚を精度良く制御することがで
き、半導体装置に於ける閾値電圧のバラツキをウェハ全
面に亙り小さく抑えることを可能にしたものである。
第１のエツチング停止層をなすと共にｎ型、６１ＧａＡ
ｓ層２５が第２のエツチング停止層をなしていて、これ
等エツチング停止層を効果的に利用すること、そして、
第１のエツチング停止層とｎ型ＧａＡｓ層２８の形成及
びその選択的除去を行うことに起因し、Ｅ／Ｄ両モード
のトランジスタに於けるゲート電極形成を１回の工程で
済ませ、この種Ｅ／Ｄ構成の半導体装置に於ける製造工
程の短縮を可能にし、しかも、ゲート電極部分に於ける
凹所の形成には、基本的にウェット・エツチングを使用
せず、選択ドライ・エツチングで終了させることができ
、ゲート電極下の活性層厚を精度良く制御することがで
き、半導体装置に於ける閾値電圧のバラツキをウェハ全
面に亙り小さく抑えることを可能にしたものである。
第９図について説明した半導体装置及びその製造方法は
、前記したように、従来技術では得られない優れた効果
を奏することができ、実用面上での問題点は殆どないが
、該半導体装置の性能を更に向上させる為には改良の余
地があり、全く問題なしとは言えない状態にある。
、前記したように、従来技術では得られない優れた効果
を奏することができ、実用面上での問題点は殆どないが
、該半導体装置の性能を更に向上させる為には改良の余
地があり、全く問題なしとは言えない状態にある。
即ち、第９図からも明らかなように、ショットキ・コン
タクト電極は、何れもＡｆＧａＡｓ層に接触するように
設けられ、そこに生成されるショットキ・バリヤを利用
してゲート・アクションを行うようになっている。
タクト電極は、何れもＡｆＧａＡｓ層に接触するように
設けられ、そこに生成されるショットキ・バリヤを利用
してゲート・アクションを行うようになっている。
ところが、Ａｊ！ＧａＡｓは極めて酸化され易いので、
前記改良された発明の場合にあっても、ショットキ・コ
ンタクト電極との界面に酸化膜が介在してしまう旨の問
題があり、このようになると、良好なショットキ・バリ
ヤが生成されず、良好なゲート・アクションは期待でき
ない。
前記改良された発明の場合にあっても、ショットキ・コ
ンタクト電極との界面に酸化膜が介在してしまう旨の問
題があり、このようになると、良好なショットキ・バリ
ヤが生成されず、良好なゲート・アクションは期待でき
ない。
本発明は、エンハンスメント型トランジスタ部分に於け
るショットキ・コンタクト電極も、デプレション型トラ
ンジスタ部分に於けるそれもＧａＡｓ層にコンタクトし
て形成されるようにし、界面に酸化膜が形成される旨の
問題を解消しようとする。
るショットキ・コンタクト電極も、デプレション型トラ
ンジスタ部分に於けるそれもＧａＡｓ層にコンタクトし
て形成されるようにし、界面に酸化膜が形成される旨の
問題を解消しようとする。
本発明に依る半導体装置及びその製造方法に於いては、
基板上に、チャネル層となる第１の半導体層、キャリヤ
供給層をなすと共に実質的なキャリヤ供給層となる第２
の半導体層及びエンハンスメント型トランジスタ部分の
ショットキ・コンタクト層となる第３の半導体層及び第
３のエツチング停止層となる第４の半導体層、デプレシ
ョン型トランジスタ部分の閾値電圧調整層となる第５の
半導体層、第２のエツチング停止層となる第６の半導体
層、オーミック・コンタクト可能なキャップ層となる第
７の半導体層、第１のエツチング停止層となる第８の半
導体層、オーミック・コンタクト可能なキャップ層とな
る第９の半導体層のそれぞれを前記の順に成長させる工
程と、次いで、エンハンスメント型トランジスタ部分の
形成予定領域に於ける前記第９及び第８の半導体層の少
なくとも一部を除去する工程と、しかる後、エンハンス
メント型トランジスタ部分に於いては前記第５及び第４
の半導体層をエツチングして前記第３の半導体層に達す
るゲート電極形成用の凹所を、また、デプレション型ト
ランジスタ部分に於いては前記第７及び第６の半導体層
をエツチングして前記第５の半導体層に達するゲート電
極形成用の凹所を同時に形成してからそれぞれのゲート
電極を同時に形成する工程とが含まれてなることを特徴
とする構成、また、基板上に順に形成され、チャネル層
をなす第１の半導体層、キャリヤ供給層をなすと共に実
質的なキャリヤ供給層である第２の半導体層及びエンハ
ンスメント型トランジスタ部分のショットキ・コンタク
ト層である第３の半導体層及び第３のエツチング停止層
である第４の半導体層、デプレション型トランジスタ部
分の閾値電圧調整層である第５の半導体層、第２のエツ
チング停止層である第６の半導体層、オーミック・コン
タクト可能なキャップ層である第７の半導体層、第１の
エツチング停止層である第８の半導体層、オーミック・
コンタクト可能なキャップ層である第９の半導体層のそ
れぞれからなる諸半導体層と、エンハンスメント型トラ
ンジスタ部分に形成され表面から前記第３の半導体層に
達するゲート電極形成用の凹所並びにデプレション型ト
ランジスタ部分に形成され表面から前記第５の半導体層
に達するゲート電極形成用の凹所と、該それぞれの凹所
内に形成されたエンハンスメント型トランジスタ部分並
びにデプレション型トランジスタ部分の各ゲート電極と
を備えてなることを特徴とする構成になっている。
基板上に、チャネル層となる第１の半導体層、キャリヤ
供給層をなすと共に実質的なキャリヤ供給層となる第２
の半導体層及びエンハンスメント型トランジスタ部分の
ショットキ・コンタクト層となる第３の半導体層及び第
３のエツチング停止層となる第４の半導体層、デプレシ
ョン型トランジスタ部分の閾値電圧調整層となる第５の
半導体層、第２のエツチング停止層となる第６の半導体
層、オーミック・コンタクト可能なキャップ層となる第
７の半導体層、第１のエツチング停止層となる第８の半
導体層、オーミック・コンタクト可能なキャップ層とな
る第９の半導体層のそれぞれを前記の順に成長させる工
程と、次いで、エンハンスメント型トランジスタ部分の
形成予定領域に於ける前記第９及び第８の半導体層の少
なくとも一部を除去する工程と、しかる後、エンハンス
メント型トランジスタ部分に於いては前記第５及び第４
の半導体層をエツチングして前記第３の半導体層に達す
るゲート電極形成用の凹所を、また、デプレション型ト
ランジスタ部分に於いては前記第７及び第６の半導体層
をエツチングして前記第５の半導体層に達するゲート電
極形成用の凹所を同時に形成してからそれぞれのゲート
電極を同時に形成する工程とが含まれてなることを特徴
とする構成、また、基板上に順に形成され、チャネル層
をなす第１の半導体層、キャリヤ供給層をなすと共に実
質的なキャリヤ供給層である第２の半導体層及びエンハ
ンスメント型トランジスタ部分のショットキ・コンタク
ト層である第３の半導体層及び第３のエツチング停止層
である第４の半導体層、デプレション型トランジスタ部
分の閾値電圧調整層である第５の半導体層、第２のエツ
チング停止層である第６の半導体層、オーミック・コン
タクト可能なキャップ層である第７の半導体層、第１の
エツチング停止層である第８の半導体層、オーミック・
コンタクト可能なキャップ層である第９の半導体層のそ
れぞれからなる諸半導体層と、エンハンスメント型トラ
ンジスタ部分に形成され表面から前記第３の半導体層に
達するゲート電極形成用の凹所並びにデプレション型ト
ランジスタ部分に形成され表面から前記第５の半導体層
に達するゲート電極形成用の凹所と、該それぞれの凹所
内に形成されたエンハンスメント型トランジスタ部分並
びにデプレション型トランジスタ部分の各ゲート電極と
を備えてなることを特徴とする構成になっている。
前記手段を採ることに依り、エンハンスメント型トラン
ジスタ部分に於けるショットキ・コンタクト・ゲート電
極及びデプレション型トランジスタ部分に於けるそれの
両方を酸化し難い半導体層上に形成することを可能にし
、それに依ってＥ／Ｄ何れのトランジスタ部分に於いて
も良好なショットキ・バリヤが得られるようにして半導
体装置の特性を向上させることができるようにし、しか
も、一度のマスク工程に依り、Ｅ／Ｄ両モードのトラン
ジスタに関するゲート部分を精度良く同時に形成するこ
とができるように、そして、エンハンスメント型トラン
ジスタ部分の闇値電圧もデプレション型トランジスタ部
分のそれも正確に制御することができるようになった。
ジスタ部分に於けるショットキ・コンタクト・ゲート電
極及びデプレション型トランジスタ部分に於けるそれの
両方を酸化し難い半導体層上に形成することを可能にし
、それに依ってＥ／Ｄ何れのトランジスタ部分に於いて
も良好なショットキ・バリヤが得られるようにして半導
体装置の特性を向上させることができるようにし、しか
も、一度のマスク工程に依り、Ｅ／Ｄ両モードのトラン
ジスタに関するゲート部分を精度良く同時に形成するこ
とができるように、そして、エンハンスメント型トラン
ジスタ部分の闇値電圧もデプレション型トランジスタ部
分のそれも正確に制御することができるようになった。
第１図乃至第８図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図であり、以下
、これ等の図を参照しつつ説明する。
要所に於ける半導体装置の要部切断側面図であり、以下
、これ等の図を参照しつつ説明する。
第１図参照
（１）分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ
ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法或いは有
機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ：
ＭＯＣＶＤ）法などの技法を適宜に選択採用することに
依り、半絶縁性ＧａＡｓ基板１上にチャネル層となるア
ン・ドープＧａＡｓ層２ （第１の半導体層）、電子供
給層３の構成要素であるｎ型ＡＡＧａＡｓＮ３Ａ（第２
の半導体層）、電子供給Ｎ３の構成要素であると共にシ
ョットキ・コンタクト層であるｎ型ＧａＡｓ層３Ｂ（第
３の半導体層）、電子供給層３の構成要素であると共に
第３のエツチング停止層であるｎ型Ａ Ｉ Ｇ ａ Ａ
ｓ Ｎ ３ Ｃ（第４の半導体層）、デプレション型
トランジスタ部分に於ける闇値電圧■いを調整する層で
あるｎ型ＧａＡｓ層４（第５の半導体層）、第２のエツ
チング停止層であるｎ型ＡｇＧａＡｓ層５ （第６の半
導体層）、オーミック・コンタクトが可能なキャップ層
であるｎ型ＧａＡｓ層６ （第７の半導体層）、第１の
エツチング停止層であるｎ型Ａｊ２ＧａＡｓ層７ （第
８の半導体層）、オーミック・コンタクトが可能なキャ
ップ層であるｎ型ＧａＡｓ層８（第９の半導体層）をそ
れぞれ成長させる。
ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法或いは有
機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ：
ＭＯＣＶＤ）法などの技法を適宜に選択採用することに
依り、半絶縁性ＧａＡｓ基板１上にチャネル層となるア
ン・ドープＧａＡｓ層２ （第１の半導体層）、電子供
給層３の構成要素であるｎ型ＡＡＧａＡｓＮ３Ａ（第２
の半導体層）、電子供給Ｎ３の構成要素であると共にシ
ョットキ・コンタクト層であるｎ型ＧａＡｓ層３Ｂ（第
３の半導体層）、電子供給層３の構成要素であると共に
第３のエツチング停止層であるｎ型Ａ Ｉ Ｇ ａ Ａ
ｓ Ｎ ３ Ｃ（第４の半導体層）、デプレション型
トランジスタ部分に於ける闇値電圧■いを調整する層で
あるｎ型ＧａＡｓ層４（第５の半導体層）、第２のエツ
チング停止層であるｎ型ＡｇＧａＡｓ層５ （第６の半
導体層）、オーミック・コンタクトが可能なキャップ層
であるｎ型ＧａＡｓ層６ （第７の半導体層）、第１の
エツチング停止層であるｎ型Ａｊ２ＧａＡｓ層７ （第
８の半導体層）、オーミック・コンタクトが可能なキャ
ップ層であるｎ型ＧａＡｓ層８（第９の半導体層）をそ
れぞれ成長させる。
この場合に於ける各半導体層に於けるデータは次の通り
である。
である。
（ａ） ノン・ドープＧａＡｓ層２（第１の半導体層
）について 厚さ：１０’０００（人〕 （ｂｌ ｎ型ＡＡＧａＡｓ層３Ａ（第２の半導体層）
について 厚さ：２００（人〕 Ｘ値：０，３ ドナー濃度： ２ Ｘ １０１８ （ｃｍ−’）（ｃ
） ｎ型ＧａＡｓ層３Ｂ（第３の半導体層）について 厚さ：１００（人〕 ドナー濃度ｌＸ１０１Ｂ［Ｇ弓〕 （ｄｉ ｎ型Ａｊ２ＧａＡｓＪｉｉ３Ｃ（第４の半導
体層）について 厚さ＝６０ 〔人〕 Ｘ値：０．３ ドナー濃度： ２ Ｘ １０１Ｂ（ｃ「３）（ｅ）
ｎ型ＧａＡｓ層４（第５の半導体層）について 厚さ：１００（人〕 ドナー濃度： ２ Ｘ １０ Ｉ８（ａｍ−’）（ｆ）
ｎ型Ａｊ！ＧａＡｓ層５ （第６の半導体装置につ
いて 厚さ：６０ 〔人〕 Ｘ値：０．３ ドナー濃度： ２ Ｘ １０” （ｃｍ−”）（ｇ）
ｎ型ＧａＡｓ層６（第７の半導体層）について 厚さ：５００（人〕 ドナー濃度：２Ｘ１０Ｉ８ （ロー３〕（ｈ） ｎ型
ＡＡＧａＡｓ層７ （第８の半導体層）について 厚さ：６０ 〔人〕 Ｘ値：０．３ ドナー濃度：２Ｘ１０Ｉ８ （Ω−３〕（１） ｎ型
ＧａＡｓ層８（第９の半導体層）について 厚さ：２００（人〕 ドナー濃度： ２ Ｘ １０ Ｉ８（ｃｍ−’）第２図
参照 （２）例えば、通常のフォト・リソグラフィ技術に於け
るレジスト・プロセス及びフッ化水素酸系エツチング液
を用いたウェット・工・ノチング法を適用することに依
り、Ｅ／Ｄ構成毎の絶縁分離及びエンハンスメント型ト
ランジスタ部分Ｅとデプレション型トランジスタ部分り
との絶縁分離する為のメサ・エツチングを行う。尚、こ
の工程に於いて、イオン注入法を適用することに依り、
前記各絶縁分離を行うようにしても良い。
）について 厚さ：１０’０００（人〕 （ｂｌ ｎ型ＡＡＧａＡｓ層３Ａ（第２の半導体層）
について 厚さ：２００（人〕 Ｘ値：０，３ ドナー濃度： ２ Ｘ １０１８ （ｃｍ−’）（ｃ
） ｎ型ＧａＡｓ層３Ｂ（第３の半導体層）について 厚さ：１００（人〕 ドナー濃度ｌＸ１０１Ｂ［Ｇ弓〕 （ｄｉ ｎ型Ａｊ２ＧａＡｓＪｉｉ３Ｃ（第４の半導
体層）について 厚さ＝６０ 〔人〕 Ｘ値：０．３ ドナー濃度： ２ Ｘ １０１Ｂ（ｃ「３）（ｅ）
ｎ型ＧａＡｓ層４（第５の半導体層）について 厚さ：１００（人〕 ドナー濃度： ２ Ｘ １０ Ｉ８（ａｍ−’）（ｆ）
ｎ型Ａｊ！ＧａＡｓ層５ （第６の半導体装置につ
いて 厚さ：６０ 〔人〕 Ｘ値：０．３ ドナー濃度： ２ Ｘ １０” （ｃｍ−”）（ｇ）
ｎ型ＧａＡｓ層６（第７の半導体層）について 厚さ：５００（人〕 ドナー濃度：２Ｘ１０Ｉ８ （ロー３〕（ｈ） ｎ型
ＡＡＧａＡｓ層７ （第８の半導体層）について 厚さ：６０ 〔人〕 Ｘ値：０．３ ドナー濃度：２Ｘ１０Ｉ８ （Ω−３〕（１） ｎ型
ＧａＡｓ層８（第９の半導体層）について 厚さ：２００（人〕 ドナー濃度： ２ Ｘ １０ Ｉ８（ｃｍ−’）第２図
参照 （２）例えば、通常のフォト・リソグラフィ技術に於け
るレジスト・プロセス及びフッ化水素酸系エツチング液
を用いたウェット・工・ノチング法を適用することに依
り、Ｅ／Ｄ構成毎の絶縁分離及びエンハンスメント型ト
ランジスタ部分Ｅとデプレション型トランジスタ部分り
との絶縁分離する為のメサ・エツチングを行う。尚、こ
の工程に於いて、イオン注入法を適用することに依り、
前記各絶縁分離を行うようにしても良い。
第３図参照
（３）例えば、工程（２）と同様に通常のフォト・リン
グラフィ技術に於けるレジスト・プロセス及びフッ化水
素酸系エツチング液を用いたウェット・エツチング法を
適用することに依り、エンハンスメント型トランジスタ
部分Ｅに於けるｎ型ＧａＡｓ層８及びｎ型Ａｊ！ＧａＡ
ｓ層７の工・ノチングを行い、凹所８Ａを形成する。尚
、この際、凹所８Ａがｎ型ＧａＡｓ層６に入り込んでも
問題はない。
グラフィ技術に於けるレジスト・プロセス及びフッ化水
素酸系エツチング液を用いたウェット・エツチング法を
適用することに依り、エンハンスメント型トランジスタ
部分Ｅに於けるｎ型ＧａＡｓ層８及びｎ型Ａｊ！ＧａＡ
ｓ層７の工・ノチングを行い、凹所８Ａを形成する。尚
、この際、凹所８Ａがｎ型ＧａＡｓ層６に入り込んでも
問題はない。
ここでは、ｎ型ＧａＡｓ層８並びにｎ型ＡＩＧ ａ Ａ
ｓ ｉ！ ７を選択的に除去して凹所８Ａを形成した
が、エンハンスメント型トランジスタ部分Ｅに関する限
り、全てを除去しても良く、その場合にはｎ型ＧａＡｓ
層６が全面的に表出されることになり、その際には、ｎ
型ＧａＡｓ層６上にオーミック・コンタクト電極が形成
されることになる。
ｓ ｉ！ ７を選択的に除去して凹所８Ａを形成した
が、エンハンスメント型トランジスタ部分Ｅに関する限
り、全てを除去しても良く、その場合にはｎ型ＧａＡｓ
層６が全面的に表出されることになり、その際には、ｎ
型ＧａＡｓ層６上にオーミック・コンタクト電極が形成
されることになる。
第４図参照
（４）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、二酸化シリコン（Ｓｉ０２）膜９を厚さ例え
ば３０００ （人〕程度に形成する。
とに依り、二酸化シリコン（Ｓｉ０２）膜９を厚さ例え
ば３０００ （人〕程度に形成する。
（５）例えば、フッ化水素酸系エツチング液を用いたウ
ェット・エツチング法を適用することに依り、フォト・
レジスト膜（図示せず）をマスクとして二酸化シリコン
膜９のパターニングを行い電極コンタクト窓を形成する
。
ェット・エツチング法を適用することに依り、フォト・
レジスト膜（図示せず）をマスクとして二酸化シリコン
膜９のパターニングを行い電極コンタクト窓を形成する
。
（６）前記二酸化シリコン膜９のパターニングを行った
際に形成したフォト・レジスト膜をそのまま残しておき
、真空蒸着法を適用することに依り、Ａ ｕ Ｑ ｅ
／ Ａ ｕからなる電極金属膜を形成する。
際に形成したフォト・レジスト膜をそのまま残しておき
、真空蒸着法を適用することに依り、Ａ ｕ Ｑ ｅ
／ Ａ ｕからなる電極金属膜を形成する。
（７）前記フォト・レジスト膜を溶解して除去すること
に依り、前記電極金属膜のリフト・オフに依るパターニ
ングを行い、引き続き合金化の熱処理をすることに依り
、オーミック・コンタクト電極１０．１１，１２．１３
を形成する。
に依り、前記電極金属膜のリフト・オフに依るパターニ
ングを行い、引き続き合金化の熱処理をすることに依り
、オーミック・コンタクト電極１０．１１，１２．１３
を形成する。
第５図参照
（８） フォト・レジスト膜１４を形成し、エンハン
スメント型トランジスタ部分Ｅ及びデプレション型トラ
ンジスタ部分りのそれぞれに於けるゲート電極形成用の
凹所を作成する為の開口１４Ｅ及び１４Ｄを形成する。
スメント型トランジスタ部分Ｅ及びデプレション型トラ
ンジスタ部分りのそれぞれに於けるゲート電極形成用の
凹所を作成する為の開口１４Ｅ及び１４Ｄを形成する。
（９） エッチャント°をフッ化水素酸系エツチング
液とするウェット・エツチング法を適用することに依り
、フォト・レジスト膜１４をマスクとして二酸化シリコ
ン膜９のエツチングを行い、開口９Ｅ及び９Ｄを形成す
る。
液とするウェット・エツチング法を適用することに依り
、フォト・レジスト膜１４をマスクとして二酸化シリコ
ン膜９のエツチングを行い、開口９Ｅ及び９Ｄを形成す
る。
α０） ＣＣｌ２Ｆ２含有ガスをエッチャントとする
選択ドライ・エツチング法を適用することに依リ、フォ
ト・レジスト膜１４をマスクとして、エンハンスメント
型トランジスタ部分Ｅではｎ型ＧａＡｓ層６の、また、
デプレション型トランジスタ部分りではｎ型ＧａＡｓ層
８のエツチングを行って、凹所６Ｅ及び８Ｄを形成する
。
選択ドライ・エツチング法を適用することに依リ、フォ
ト・レジスト膜１４をマスクとして、エンハンスメント
型トランジスタ部分Ｅではｎ型ＧａＡｓ層６の、また、
デプレション型トランジスタ部分りではｎ型ＧａＡｓ層
８のエツチングを行って、凹所６Ｅ及び８Ｄを形成する
。
この場合、エンハンスメント型トランジスタ部分Ｅでは
ｎ型Ａ Ｉ Ｇ ａ Ａ ｓ Ｎ５が、また、デプレシ
ョン型トランジスタ部分りではｎ型ＡＩｔＧａＡｓ層７
がエツチング・ストッパになることは云うまでもない。
ｎ型Ａ Ｉ Ｇ ａ Ａ ｓ Ｎ５が、また、デプレシ
ョン型トランジスタ部分りではｎ型ＡＩｔＧａＡｓ層７
がエツチング・ストッパになることは云うまでもない。
現在、本発明者等が実用化しているエツチング技術に依
ると、ＧａＡｓはＡｌＧａＡｓに対し約２００倍の速度
でエツチングすることができるので、前記のエツチング
に於いては、ｎ型ＡＪＧａＡｓ層５及びｎ型Ａｊ２Ｇａ
Ａｓ層７の表面で自動的に停止すると考えて良く、その
制御性は極めて高い。
ると、ＧａＡｓはＡｌＧａＡｓに対し約２００倍の速度
でエツチングすることができるので、前記のエツチング
に於いては、ｎ型ＡＪＧａＡｓ層５及びｎ型Ａｊ２Ｇａ
Ａｓ層７の表面で自動的に停止すると考えて良く、その
制御性は極めて高い。
第６図参照
０１）フン化水素酸系エツチング液をエッチャントとす
るウェット・エツチング法を適用することに依り、エン
ハンスメント型トランジスタ部分Ｅではｎ型ＡｆＧａＡ
ｓ層５の、また、デプレション型トランジスタ部分りで
はｎ型ＡｌＧａＡｓ層７のエツチングを行い、凹所６Ｅ
及び８Ｄを深くし、ｎ型ＧａＡｓ層４及び６の表面を露
出させる。
るウェット・エツチング法を適用することに依り、エン
ハンスメント型トランジスタ部分Ｅではｎ型ＡｆＧａＡ
ｓ層５の、また、デプレション型トランジスタ部分りで
はｎ型ＡｌＧａＡｓ層７のエツチングを行い、凹所６Ｅ
及び８Ｄを深くし、ｎ型ＧａＡｓ層４及び６の表面を露
出させる。
この場合のエツチングは、ｎ型Ａｊ２Ｃ；ａＡｓ層５及
びｎ型ＡｘｃａＡｓＪｉ７が前記したように６０ 〔人
〕の厚さしかなり、穫めて薄いことから、その制御性は
良好であり、その下地が薄くても、エツチングが突き抜
けてしまうことはない。
びｎ型ＡｘｃａＡｓＪｉ７が前記したように６０ 〔人
〕の厚さしかなり、穫めて薄いことから、その制御性は
良好であり、その下地が薄くても、エツチングが突き抜
けてしまうことはない。
第７図参照
（２） ＣＣｌ２Ｆ２含有ガスをエッチャントとする選
択ドライ・エツチング法を適用することに依り、エンハ
ンスメント型トランジスタ部分Ｅではｎ型Ｇ ａ Ａ
９層４の、また、デプレション型トランジスタ部分りで
はｎ型ＧａＡｓ層６のエツチングを行い、凹所６Ｅ及び
８Ｄを更に深くする。尚、このエツチングに対しては、
ｎ型Ａ６ＧａＡｓ層３Ｃ或いはｎ型ＡｌＧａＡｓ層５の
表面がストッパになっている。
択ドライ・エツチング法を適用することに依り、エンハ
ンスメント型トランジスタ部分Ｅではｎ型Ｇ ａ Ａ
９層４の、また、デプレション型トランジスタ部分りで
はｎ型ＧａＡｓ層６のエツチングを行い、凹所６Ｅ及び
８Ｄを更に深くする。尚、このエツチングに対しては、
ｎ型Ａ６ＧａＡｓ層３Ｃ或いはｎ型ＡｌＧａＡｓ層５の
表面がストッパになっている。
第８図参照
α蜀 フッ化水素酸系エツチング液をエッチャントとす
るウェット・エツチング法を適用することに依り、エン
ハンスメント型トランジスタ部分Ｅではｎ型、６４！Ｇ
ａＡｓ層３Ｃの、そして、デプレション型トランジスタ
部分りではｎ型ＡｌＧａＡｓ層５のエツチングを行い、
凹所６Ｅ及び８Ｄを更に深くし、ｎ型ＧａＡｓ層３Ｂ及
び４の表面を露出させる。
るウェット・エツチング法を適用することに依り、エン
ハンスメント型トランジスタ部分Ｅではｎ型、６４！Ｇ
ａＡｓ層３Ｃの、そして、デプレション型トランジスタ
部分りではｎ型ＡｌＧａＡｓ層５のエツチングを行い、
凹所６Ｅ及び８Ｄを更に深くし、ｎ型ＧａＡｓ層３Ｂ及
び４の表面を露出させる。
この場合のエツチングも、前記工程Ｃ１１）で説明した
ｎ型Ａ／ＧａＡｓ層５並びにｎ型ＡｆｆＧａＡｓ層７に
関するエツチングと同様、ｎ型／ｌＧａＡｓ層３Ｃ並び
にｎ型ＡｌＧａＡｓ層５の厚さが６０Ｃ人〕であって、
極めて薄いことから、エツチングの制御性は良好である
。
ｎ型Ａ／ＧａＡｓ層５並びにｎ型ＡｆｆＧａＡｓ層７に
関するエツチングと同様、ｎ型／ｌＧａＡｓ層３Ｃ並び
にｎ型ＡｌＧａＡｓ層５の厚さが６０Ｃ人〕であって、
極めて薄いことから、エツチングの制御性は良好である
。
Ｑ４） 凹所６Ｅ及び８Ｄの形成にマスクとして用い
たフォト・レジスト膜１４をそのまま残した状態で、例
えば真空蒸着法を適用することに依り、アルミニウム（
Ａｆ）膜を厚さ例えば３０００〔人〕程度に形成する。
たフォト・レジスト膜１４をそのまま残した状態で、例
えば真空蒸着法を適用することに依り、アルミニウム（
Ａｆ）膜を厚さ例えば３０００〔人〕程度に形成する。
αジ 前記マスクとして用いたフォト・レジスト膜１４
を溶解して除去する。
を溶解して除去する。
これに依り、前記アルミニウム膜は、所謂、リフト・オ
フ法で選択的に除去され、ショットキ・コンタクト・ゲ
ート電極１５及び１６が形成される。
フ法で選択的に除去され、ショットキ・コンタクト・ゲ
ート電極１５及び１６が形成される。
ここに説明した実施例によれば、エンハンスメント型ト
ランジスタ部分已に於けるショットキ・コンタクト・ゲ
ート電極及びデプレション型トランジスタ部分に於ける
ショットキ・コンタクト・ゲート電極の何れも酸化され
難いＧａＡｓに接触していることが明らかであり、また
、前記説明した従来技術と同様、闇値電圧■いが正確に
制御されたＥ／Ｄ構成の半導体装置を容易に得ることが
できることも理解できよう。
ランジスタ部分已に於けるショットキ・コンタクト・ゲ
ート電極及びデプレション型トランジスタ部分に於ける
ショットキ・コンタクト・ゲート電極の何れも酸化され
難いＧａＡｓに接触していることが明らかであり、また
、前記説明した従来技術と同様、闇値電圧■いが正確に
制御されたＥ／Ｄ構成の半導体装置を容易に得ることが
できることも理解できよう。
本発明に依るＥ／Ｄ構成をもつ半導体装置及びその製造
方法に於いては、第１乃至第３のエッチング停止層を諸
半導体層の所望の眉間に介挿し、該諸半導体層をエツチ
ングする際、それ等のエツチング停止層を適宜に利用す
るようにしている。
方法に於いては、第１乃至第３のエッチング停止層を諸
半導体層の所望の眉間に介挿し、該諸半導体層をエツチ
ングする際、それ等のエツチング停止層を適宜に利用す
るようにしている。
前記構成を採ることに依り、エンハンスメント型トラン
ジスタ部分に於けるショットキ・コンタクト・ゲート電
極及びデプレション型トランジスタ部分に於けるそれの
両方を酸化し難い半導体層上に形成することを可能にし
、それに依ってＥ／Ｄ何れのトランジスタ部分に於いて
も良好なショットキ・バリヤが得られるようにして半導
体装置の特性を向上させることができるようにし、しか
も、一度のマスク工程に依り、Ｅ／Ｄ両モードのトラン
ジスタに関するゲート部分を精度良く同時に形成するこ
とができるように、そして、エンハンスメント型トラン
ジスタ部分の闇値電圧もデプレション型トランジスタ部
分のそれも正確に制御することができるようになった。
ジスタ部分に於けるショットキ・コンタクト・ゲート電
極及びデプレション型トランジスタ部分に於けるそれの
両方を酸化し難い半導体層上に形成することを可能にし
、それに依ってＥ／Ｄ何れのトランジスタ部分に於いて
も良好なショットキ・バリヤが得られるようにして半導
体装置の特性を向上させることができるようにし、しか
も、一度のマスク工程に依り、Ｅ／Ｄ両モードのトラン
ジスタに関するゲート部分を精度良く同時に形成するこ
とができるように、そして、エンハンスメント型トラン
ジスタ部分の闇値電圧もデプレション型トランジスタ部
分のそれも正確に制御することができるようになった。
第１図乃至第８図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図、第９図は従
来技術で製造された半導体装置の要部切断側面図をそれ
ぞれ表している。 図に於いて、１は半絶縁性ＧａＡｓ基板、２はチャネル
層となるアン・ドープＧａＡｓ層（第１の半導体層）、
３は電子供給層、３Ａは電子供給層の構成要素であるｎ
型ＡｊＦＧａＡｓ層（第２の半導体層）、３Ｂは電子供
給層の構成要素を兼ねたショットキ・コンタクト層であ
るｎ型ＧａＡｓ層（第３の半導体層）、３Ｃは電子供給
層の構成要素を兼ねた第３のエツチング停止層であるｎ
型Ａｊ！ＧａＡｓ層（第４の半導体層）、４はデプレシ
ョン型トランジスタ部分に於ける闇値電圧■いを調整す
る層であるｎ型ＧａＡｓ層（第５の半導体層）、５は第
２のエツチング停止層であるｎ型ＡβＧａＡｓ層（第６
の半導体層）、６はオーミック・コンタクトが可能なキ
ャップ層であるｎ型ＧａＡｓ層（（第７の半導体層）、
７は第１のエツチング停止層であるｎ型ＡＪＧａＡｓ層
（第８の半導体層）、８はオーミック・コンタクトが可
能なキャップ層であるｎ型ＧａＡｓ層（第９の半導体層
）、９は二酸化シリコン膜、１０，１１゜１２．１３は
オーミック・コンタクト電極、１４はフォト・レジスト
膜、１５及び１６はショットキ・コンタクト・ゲート電
極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 抱１図 第４図 第５図 ＃４８図 従来例を説明する為の半導体装置の要部切断側画図第９
図
要所に於ける半導体装置の要部切断側面図、第９図は従
来技術で製造された半導体装置の要部切断側面図をそれ
ぞれ表している。 図に於いて、１は半絶縁性ＧａＡｓ基板、２はチャネル
層となるアン・ドープＧａＡｓ層（第１の半導体層）、
３は電子供給層、３Ａは電子供給層の構成要素であるｎ
型ＡｊＦＧａＡｓ層（第２の半導体層）、３Ｂは電子供
給層の構成要素を兼ねたショットキ・コンタクト層であ
るｎ型ＧａＡｓ層（第３の半導体層）、３Ｃは電子供給
層の構成要素を兼ねた第３のエツチング停止層であるｎ
型Ａｊ！ＧａＡｓ層（第４の半導体層）、４はデプレシ
ョン型トランジスタ部分に於ける闇値電圧■いを調整す
る層であるｎ型ＧａＡｓ層（第５の半導体層）、５は第
２のエツチング停止層であるｎ型ＡβＧａＡｓ層（第６
の半導体層）、６はオーミック・コンタクトが可能なキ
ャップ層であるｎ型ＧａＡｓ層（（第７の半導体層）、
７は第１のエツチング停止層であるｎ型ＡＪＧａＡｓ層
（第８の半導体層）、８はオーミック・コンタクトが可
能なキャップ層であるｎ型ＧａＡｓ層（第９の半導体層
）、９は二酸化シリコン膜、１０，１１゜１２．１３は
オーミック・コンタクト電極、１４はフォト・レジスト
膜、１５及び１６はショットキ・コンタクト・ゲート電
極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 抱１図 第４図 第５図 ＃４８図 従来例を説明する為の半導体装置の要部切断側画図第９
図
Claims (2)
- （１）基板上に、チャネル層となる第１の半導体層、キ
ャリヤ供給層をなすと共に実質的なキャリヤ供給層とな
る第２の半導体層及びエンハンスメント型トランジスタ
部分のショットキ・コンタクト層となる第３の半導体層
及び第３のエッチング停止層となる第４の半導体層、デ
プレション型トランジスタ部分の閾値電圧調整層となる
第５の半導体層、第２のエッチング停止層となる第６の
半導体層、オーミック・コンタクト可能なキャップ層と
なる第７の半導体層、第１のエッチング停止層となる第
８の半導体層、オーミック・コンタクト可能なキャップ
層となる第９の半導体層のそれぞれを前記の順に成長さ
せる工程と、 次いで、エンハンスメント型トランジスタ部分の形成予
定領域に於ける前記第９及び第８の半導体層の少なくと
も一部を除去する工程と、 しかる後、エンハンスメント型トランジスタ部分に於い
ては前記第５及び第４の半導体層をエッチングして前記
第３の半導体層に達するゲート電極形成用の凹所を、ま
た、デプレション型トランジスタ部分に於いては前記第
７及び第６の半導体層をエッチングして前記第５の半導
体層に達するゲート電極形成用の凹所を同時に形成して
からそれぞれのゲート電極を同時に形成する工程とが含
まれてなることを特徴とする半導体装置の製造方法。 - （２）基板上に順に形成され、チャネル層をなす第１の
半導体層、キャリヤ供給層をなすと共に実質的なキャリ
ヤ供給層である第２の半導体層及びエンハンスメント型
トランジスタ部分のショットキ・コンタクト層である第
３の半導体層及び第３のエッチング停止層である第４の
半導体層、デプレション型トランジスタ部分の閾値電圧
調整層である第５の半導体層、第２のエッチング停止層
である第６の半導体層、オーミック・コンタクト可能な
キャップ層である第７の半導体層、第１のエッチング停
止層である第８の半導体層、オーミック・コンタクト可
能なキャップ層である第９の半導体層のそれぞれからな
る諸半導体層と、 エンハンスメント型トランジスタ部分に形成され表面か
ら前記第３の半導体層に達するゲート電極形成用の凹所
並びにデプレション型トランジスタ部分に形成され表面
から前記第５の半導体層に達するゲート電極形成用の凹
所と、 該それぞれの凹所内に形成されたエンハンスメント型ト
ランジスタ部分並びにデプレション型トランジスタ部分
の各ゲート電極と を備えてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055153A JP2551427B2 (ja) | 1987-03-12 | 1987-03-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055153A JP2551427B2 (ja) | 1987-03-12 | 1987-03-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63222462A true JPS63222462A (ja) | 1988-09-16 |
| JP2551427B2 JP2551427B2 (ja) | 1996-11-06 |
Family
ID=12990804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055153A Expired - Lifetime JP2551427B2 (ja) | 1987-03-12 | 1987-03-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551427B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686741A (en) * | 1993-06-18 | 1997-11-11 | Fujitsu, Ltd. | Compound semiconductor device on silicon substrate and method of manufacturing the same |
| KR100231704B1 (ko) * | 1996-11-18 | 1999-11-15 | 정선종 | 이-메스페드와 디-메스페트 제조용 기판 구조 및 그 제조방법 |
| EP2555242A1 (en) * | 2011-08-01 | 2013-02-06 | Selex Sistemi Integrati S.p.A. | Enhancement-/depletion-PHEMT device and manufacturing method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231368A (ja) * | 1984-05-01 | 1985-11-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6124265A (ja) * | 1984-07-13 | 1986-02-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6165480A (ja) * | 1984-09-07 | 1986-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-03-12 JP JP62055153A patent/JP2551427B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231368A (ja) * | 1984-05-01 | 1985-11-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6124265A (ja) * | 1984-07-13 | 1986-02-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6165480A (ja) * | 1984-09-07 | 1986-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686741A (en) * | 1993-06-18 | 1997-11-11 | Fujitsu, Ltd. | Compound semiconductor device on silicon substrate and method of manufacturing the same |
| KR100231704B1 (ko) * | 1996-11-18 | 1999-11-15 | 정선종 | 이-메스페드와 디-메스페트 제조용 기판 구조 및 그 제조방법 |
| EP2555242A1 (en) * | 2011-08-01 | 2013-02-06 | Selex Sistemi Integrati S.p.A. | Enhancement-/depletion-PHEMT device and manufacturing method thereof |
| US8610173B2 (en) | 2011-08-01 | 2013-12-17 | Selex Sistemi Integrati S.P.A. | Enhancement/depletion PHEMT device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2551427B2 (ja) | 1996-11-06 |
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