JPS6124265A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6124265A JPS6124265A JP14436784A JP14436784A JPS6124265A JP S6124265 A JPS6124265 A JP S6124265A JP 14436784 A JP14436784 A JP 14436784A JP 14436784 A JP14436784 A JP 14436784A JP S6124265 A JPS6124265 A JP S6124265A
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- semiconductor layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
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- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２次元電子ガス（２ＤＥＧ）層を利用するこ
とに依り高速化した電−界効果型Ｉ・ランジスタを用い
てエンハンスメント／ディプレッション（ｅｎｈａｎｃ
ｅｍｅｎｔ／ｄｅｐｌｅｔｉ。
とに依り高速化した電−界効果型Ｉ・ランジスタを用い
てエンハンスメント／ディプレッション（ｅｎｈａｎｃ
ｅｍｅｎｔ／ｄｅｐｌｅｔｉ。
ｎ：Ｅ／Ｉ））構成とした半導体装置を製造する方法の
改良に関する。
改良に関する。
一船に、この種の電界効果型トランジスタに於いては、
半絶縁性ＧａＡＳ基板上に形成されたアン・トープＧ
ａ Ａ ｓチャネル層及びその上に形成されたｒｌ型Δ
βＧａＡｓ電子供給層を備えていて、その闇値電圧Ｖい
は前記アン・ドープＧａＡｓチャネル層とゲート電極接
合面との間に存在する前記ｎ型Ａ ７！Ｇ ａ Ａ ｓ
電子供給層を含む半導体層の厚さで決定される。
半絶縁性ＧａＡＳ基板上に形成されたアン・トープＧ
ａ Ａ ｓチャネル層及びその上に形成されたｒｌ型Δ
βＧａＡｓ電子供給層を備えていて、その闇値電圧Ｖい
は前記アン・ドープＧａＡｓチャネル層とゲート電極接
合面との間に存在する前記ｎ型Ａ ７！Ｇ ａ Ａ ｓ
電子供給層を含む半導体層の厚さで決定される。
才だ、これとは別に、現今の論理回路に於いては、Ｅ／
Ｄ構成の半導体装置は不可欠と言って良い。そして、こ
のＥ／Ｄ構成の半導体装Ｍｑ於いては、勿論、しモード
の閾値電圧Ｖいを有する電界効果型トランジスタとＤモ
ードの闇値電圧ｖｔｈを有する電界効果型トランジスタ
とが同一基板上に形成されなけ杵ばならない。
Ｄ構成の半導体装置は不可欠と言って良い。そして、こ
のＥ／Ｄ構成の半導体装Ｍｑ於いては、勿論、しモード
の閾値電圧Ｖいを有する電界効果型トランジスタとＤモ
ードの闇値電圧ｖｔｈを有する電界効果型トランジスタ
とが同一基板上に形成されなけ杵ばならない。
従って、２０ＥＧ層を利用して高速化した電界効果型ト
ランジスタを用いてＥ／Ｄ構成の半導体装置を得ようと
する場合、前記闇値電圧の関係から、ショットキ・ゲー
ト電極と半導体層とがコンタクトしている部分の深さが
相違する２種類の電界効果型トランジスタを同一基板上
に作り込むことが必要とされる。
ランジスタを用いてＥ／Ｄ構成の半導体装置を得ようと
する場合、前記闇値電圧の関係から、ショットキ・ゲー
ト電極と半導体層とがコンタクトしている部分の深さが
相違する２種類の電界効果型トランジスタを同一基板上
に作り込むことが必要とされる。
このような半導体装置を製造するに際し、当初、実施さ
れた従来技術では、エンハンスメント型トランジスタ部
分を加工する場合、ＣＣｌ２Ｆ２含有ガスをエッチャン
トとする選択ドライ・エツチング法を適用している為、
闇値電圧の制御性及び均一性は良好であるが、ディプレ
ッション型トランジスタ部分を加工する場合、選択性が
ないウェット・エツチング法を適用している為、制御性
及び均一性ともに良好でない旨の欠点があった。
れた従来技術では、エンハンスメント型トランジスタ部
分を加工する場合、ＣＣｌ２Ｆ２含有ガスをエッチャン
トとする選択ドライ・エツチング法を適用している為、
闇値電圧の制御性及び均一性は良好であるが、ディプレ
ッション型トランジスタ部分を加工する場合、選択性が
ないウェット・エツチング法を適用している為、制御性
及び均一性ともに良好でない旨の欠点があった。
このような欠点を解消する為、次に説明するような技術
が提供された。
が提供された。
第１５図はこの種の半導体装置を表す要部切断側面図で
ある。
ある。
図に於いて、ｌは半絶縁性ＧａＡｓ基板、２はアン・ド
ープＧａＡｓチャネル層、３はｎ型ＡｆｉＧ ａ Ａ
ｓ電子供給層、４はｎ型ＧａＡｓ層、５はｎ型Ａｄ！Ｇ
ａＡｓ層、６はｎ型ＧａＡｓコンタク □ト層、７はＥ
／Ｄ間絶縁用溝、８，９．１０．１１はオーミック・コ
ンタクト電極、１２及び１３はショットキ・コンタクト
・ゲート電極、１４は２ＤＥＧ層、Ｅはエンハンスメン
ト型トランジスタ部分、Ｄはディプレッション型トラン
ジスタ部分をそれぞれ示している。
ープＧａＡｓチャネル層、３はｎ型ＡｆｉＧ ａ Ａ
ｓ電子供給層、４はｎ型ＧａＡｓ層、５はｎ型Ａｄ！Ｇ
ａＡｓ層、６はｎ型ＧａＡｓコンタク □ト層、７はＥ
／Ｄ間絶縁用溝、８，９．１０．１１はオーミック・コ
ンタクト電極、１２及び１３はショットキ・コンタクト
・ゲート電極、１４は２ＤＥＧ層、Ｅはエンハンスメン
ト型トランジスタ部分、Ｄはディプレッション型トラン
ジスタ部分をそれぞれ示している。
この半λＪ体装置を製造する場合、最も問題となるのは
、前記したように、ショットキ・ゲート電極１２及び１
３をｎ型Ａｊ！ＧａＡｓ層５に、そして、ショットキ・
コンタクト・ゲート電極１３をｎ型ＡβＧａＡｓ電子供
給層３にそれぞれコンタクトさせる為、凹所を形成する
ことである。
、前記したように、ショットキ・ゲート電極１２及び１
３をｎ型Ａｊ！ＧａＡｓ層５に、そして、ショットキ・
コンタクト・ゲート電極１３をｎ型ＡβＧａＡｓ電子供
給層３にそれぞれコンタクトさせる為、凹所を形成する
ことである。
従来技術で前記半導体装置を製造する場合の工程は次の
通りである。
通りである。
最初、エンハンスメント型トランジスタ部分Ｅについて
凹所形成を行う。それには、先ず、ゲート部のバターニ
ングを行い、ｎ型ＧａＡｓコンタクト層６の表面からｎ
型Ａ ｊｌ Ｇ ａＡｓ層５が抜けるところまでウェッ
ト・エツチングを行い、次に、同じフォト・レジスト膜
を用いてディプレッション型トランジスタ部分に於ける
ゲート部のパターニングを行い、エンハンスメント型ト
ランジスタ、部分Ｅ及びディプレッション型トランジス
タ部分りの選択ドライ・エツチングを行うが、そのエツ
チングは、エンハンスメント型トランジスタ部分Ｅに於
いてはｎ型Ａ／！ＧａＡｓ電子供給層３で停止し、また
、ディプレッション型トランジスタ部分りに於いてはｎ
型ＡＪＧａＡｓ層５で停止する。
凹所形成を行う。それには、先ず、ゲート部のバターニ
ングを行い、ｎ型ＧａＡｓコンタクト層６の表面からｎ
型Ａ ｊｌ Ｇ ａＡｓ層５が抜けるところまでウェッ
ト・エツチングを行い、次に、同じフォト・レジスト膜
を用いてディプレッション型トランジスタ部分に於ける
ゲート部のパターニングを行い、エンハンスメント型ト
ランジスタ、部分Ｅ及びディプレッション型トランジス
タ部分りの選択ドライ・エツチングを行うが、そのエツ
チングは、エンハンスメント型トランジスタ部分Ｅに於
いてはｎ型Ａ／！ＧａＡｓ電子供給層３で停止し、また
、ディプレッション型トランジスタ部分りに於いてはｎ
型ＡＪＧａＡｓ層５で停止する。
然しながら、この技術に於いても欠点の存在が認められ
た。
た。
即し、前記した通り、ｎ型Ａ７！ＧａＡｓ層５を抜くの
にウェット・エツチング法を適用しているが、その下地
になっているｎ型ＧａＡｓ層４は厚さが１１１０Ｃ人〕
程度であるから、例えば、直径約５ （ｃｍ） （２
吋）のウェハ全面に亙り、前記ウニ・７ト・エツチング
をｎ型ＧａＡｓ層４の表面で停止さ−Ｕることは、かな
り困難なことであり、特に、ゲート電極長が１ 〔μｍ
〕程度になってくるとエツチング液の循環が良好に行わ
れず、エンチング・スピードが変化、従って、そのエツ
チングの制御は容易ではない。
にウェット・エツチング法を適用しているが、その下地
になっているｎ型ＧａＡｓ層４は厚さが１１１０Ｃ人〕
程度であるから、例えば、直径約５ （ｃｍ） （２
吋）のウェハ全面に亙り、前記ウニ・７ト・エツチング
をｎ型ＧａＡｓ層４の表面で停止さ−Ｕることは、かな
り困難なことであり、特に、ゲート電極長が１ 〔μｍ
〕程度になってくるとエツチング液の循環が良好に行わ
れず、エンチング・スピードが変化、従って、そのエツ
チングの制御は容易ではない。
前記説明した技術は、いずれも、凹所の形成及びゲート
電極の形成をエンハンスメント型トランジスタ部分１巳
とディプレッション型トランジスタ部分りとについて同
時に行っているが、これを各々別個に行って、前記諸欠
点を解消しようとする試みもなされている。
電極の形成をエンハンスメント型トランジスタ部分１巳
とディプレッション型トランジスタ部分りとについて同
時に行っているが、これを各々別個に行って、前記諸欠
点を解消しようとする試みもなされている。
然しなから、このようにすると、工程が複雑化したり、
ゲート電極同志を接続することが困難になったりする欠
点がある。
ゲート電極同志を接続することが困難になったりする欠
点がある。
本発明は、２ＤＥＧを利用して高速化した電界効果型ト
ランジスタからなり、且つ、エンハンスメント型トラン
ジスタ部分の闇値電圧及びディプレッション型トランジ
スタ部分の闇値電圧が正確に制御されたＥ／Ｄ構成を有
する改良された半導体装置を提供し、また、該半導体装
置を製造するに際して、ゲート部分の作製を簡単な工程
で、しかも、エンハンスメント型トランジスタ部分もデ
ィプレッション型トランジスタ部分も同時に且つ精度良
く形成することができるようにする。
ランジスタからなり、且つ、エンハンスメント型トラン
ジスタ部分の闇値電圧及びディプレッション型トランジ
スタ部分の闇値電圧が正確に制御されたＥ／Ｄ構成を有
する改良された半導体装置を提供し、また、該半導体装
置を製造するに際して、ゲート部分の作製を簡単な工程
で、しかも、エンハンスメント型トランジスタ部分もデ
ィプレッション型トランジスタ部分も同時に且つ精度良
く形成することができるようにする。
Ｃ問題点を解決するための手段〕
本発明に於ける半導体装置の製造方法に於いては、基板
上にチャネル層及びキャリヤ供給層となる第１及び第２
の半導体層と、ディプレッション型トランジスタ部分の
閾値電圧制御層及び工・７チング停止層となる第３及び
第４の半導体層と、オーミック・コンタクト可能な層で
ある第５の半導体層とを前記の順に成長させ、次いで、
全面に絶縁膜を形成し、次いで、エンハンスメント型ｌ
・ランジスタ部分の形成予定領域に於ける前記絶縁膜を
選択的に除去し、次いで、エンハンスメント型トランジ
スタ部分に於いて前記第４の半導体層に達するゲート電
極形成用の凹所を形成し、その後、エンハンスメント型
トランジスタ部分では前記ゲート電極形成用の凹所が前
記第２の半導体層表面に達するまでの延長を及び、ディ
プレッション型トランジスタ部分では前記絶縁膜から前
記第４の半導体層表面に達するゲート電極形成用の凹所
の形成をそれぞれ同時に実施するようにしている。
上にチャネル層及びキャリヤ供給層となる第１及び第２
の半導体層と、ディプレッション型トランジスタ部分の
閾値電圧制御層及び工・７チング停止層となる第３及び
第４の半導体層と、オーミック・コンタクト可能な層で
ある第５の半導体層とを前記の順に成長させ、次いで、
全面に絶縁膜を形成し、次いで、エンハンスメント型ｌ
・ランジスタ部分の形成予定領域に於ける前記絶縁膜を
選択的に除去し、次いで、エンハンスメント型トランジ
スタ部分に於いて前記第４の半導体層に達するゲート電
極形成用の凹所を形成し、その後、エンハンスメント型
トランジスタ部分では前記ゲート電極形成用の凹所が前
記第２の半導体層表面に達するまでの延長を及び、ディ
プレッション型トランジスタ部分では前記絶縁膜から前
記第４の半導体層表面に達するゲート電極形成用の凹所
の形成をそれぞれ同時に実施するようにしている。
この＋１４成内容から判るように、Ｅ／Ｄ構成の半導体
装置を製造するに際し、一度のマスク工程に依り、Ｆ、
／ ｒ）両モードのトランジスタのゲート部分を同時
に精度良く形成することが可能であり、エンハンスメン
１−型トランジスタ部分及びディプレッション型トラン
ジスタ部分それぞれの闇値電圧は正確に制御される。
装置を製造するに際し、一度のマスク工程に依り、Ｆ、
／ ｒ）両モードのトランジスタのゲート部分を同時
に精度良く形成することが可能であり、エンハンスメン
１−型トランジスタ部分及びディプレッション型トラン
ジスタ部分それぞれの闇値電圧は正確に制御される。
発明の実施例
第１図乃至第８図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図であり、以下
、これ等の図を参照しつつ説明する。
要所に於ける半導体装置の要部切断側面図であり、以下
、これ等の図を参照しつつ説明する。
第２図参照
（ａ） 分子線エピタキシャル成長（ｍｏｌｅｃｕｌ
ａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法或いは
ＭＯＣＶＤ （ｍｅｔａ ｌ ｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉ
ｏｎ）法などの技法を適宜選択して採用することに依り
、半絶縁性ＧａＡｓ基板２１上にチャネル層となるアン
・ドープＧａＡｓ層２２（第１の半導体層）、電子供給
層となるｎ型ＡｌｌＧａＡｓ層２３（第２の半導体層）
、ディプレッション型トランジスタ部分に於ける闇値電
圧制御層となるｎ型ＧａＡｓ層２４ （第３の半導体層
）、エツチング停止層であるｎ型ＡβＧａＡＳ層２５
（第４の半導体層）・、オーミック・コンタクト可能な
層であるｎ型ＧａＡｓ層２６ （第５の半導体層）をそ
れぞれ成長させる。
ａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法或いは
ＭＯＣＶＤ （ｍｅｔａ ｌ ｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉ
ｏｎ）法などの技法を適宜選択して採用することに依り
、半絶縁性ＧａＡｓ基板２１上にチャネル層となるアン
・ドープＧａＡｓ層２２（第１の半導体層）、電子供給
層となるｎ型ＡｌｌＧａＡｓ層２３（第２の半導体層）
、ディプレッション型トランジスタ部分に於ける闇値電
圧制御層となるｎ型ＧａＡｓ層２４ （第３の半導体層
）、エツチング停止層であるｎ型ＡβＧａＡＳ層２５
（第４の半導体層）・、オーミック・コンタクト可能な
層であるｎ型ＧａＡｓ層２６ （第５の半導体層）をそ
れぞれ成長させる。
この場合に於ける各半導体層に於けるデータは次の通り
である。
である。
（１） 第２の半導体層であるｎ型Ａ＃ＧａＡｓ層２
３について ｊソさ：３００（人〕 トナ濃度： ２Ｘ１０１８ （Ｃｍ弓〕（２）第３の
半導体層であるｎ型ＧａＡｓ層２□４について 厚さ：１００（人〕 １”ブー？農度 ： ２ Ｘ １ ０ Ｉ８
（ｃｍ−３）（３） 第４の半導体層であるｎ型Ａ
Ｉ Ｇ ａ Ａ ’ｓ層２５について 厚さ：３０ 〔人〕 ｉす濃度： ２ Ｘ ｌ Ｏ” ［ｃｍ−３］（４）
第５の半導体層であるｎ型ＧａＡｓ層２６について 厚さ：４００ （人〕 トナ濃度７２ Ｘ １０１Ｂ（ａｍ−”）第３図参照 （Ｌ＋ｌ 例えば、フン化水素酸系エソチンダ液を用
いたウェット・エツチング法を適用することに依り、エ
ンハンスメント型トランジスタ部分Ｅとディプレッショ
ン型トランジスタ部分りとを絶縁分離する為のメサ・エ
ツチングを行う。尚、この工程に於いて、イオン注入法
を適用するこ □とに依り、素子間絶縁分離を行って
も良い。
３について ｊソさ：３００（人〕 トナ濃度： ２Ｘ１０１８ （Ｃｍ弓〕（２）第３の
半導体層であるｎ型ＧａＡｓ層２□４について 厚さ：１００（人〕 １”ブー？農度 ： ２ Ｘ １ ０ Ｉ８
（ｃｍ−３）（３） 第４の半導体層であるｎ型Ａ
Ｉ Ｇ ａ Ａ ’ｓ層２５について 厚さ：３０ 〔人〕 ｉす濃度： ２ Ｘ ｌ Ｏ” ［ｃｍ−３］（４）
第５の半導体層であるｎ型ＧａＡｓ層２６について 厚さ：４００ （人〕 トナ濃度７２ Ｘ １０１Ｂ（ａｍ−”）第３図参照 （Ｌ＋ｌ 例えば、フン化水素酸系エソチンダ液を用
いたウェット・エツチング法を適用することに依り、エ
ンハンスメント型トランジスタ部分Ｅとディプレッショ
ン型トランジスタ部分りとを絶縁分離する為のメサ・エ
ツチングを行う。尚、この工程に於いて、イオン注入法
を適用するこ □とに依り、素子間絶縁分離を行って
も良い。
第４図参照
（Ｃ） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ
。
。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、二酸化シリコン（ＳｉＯｚ）膜２７を厚さ
例えば３００ （１（人〕程度−に形成する。
ことに依り、二酸化シリコン（ＳｉＯｚ）膜２７を厚さ
例えば３００ （１（人〕程度−に形成する。
（ｄｌ Ｃ，Ｖ Ｄ法を適用することに依り、窒化シ
リコン（Ｓｔ３Ｎ４）膜２８を厚さ例えば１０００〔人
〕程度に形成する。
リコン（Ｓｔ３Ｎ４）膜２８を厚さ例えば１０００〔人
〕程度に形成する。
＋８） 例えば、エッチャントとしてＣＦ４を用いた
ドライ・エツチング法を適用することに依り、フォト・
レジスト膜（図示せず）をマスクとして窒化シリコン膜
２８のバターニングを行い、゛エンハンスメント型トラ
ンジスタ部分Ｅに開口２８Ａを形成して二酸化シリコン
膜２７の一部を表出させる。
ドライ・エツチング法を適用することに依り、フォト・
レジスト膜（図示せず）をマスクとして窒化シリコン膜
２８のバターニングを行い、゛エンハンスメント型トラ
ンジスタ部分Ｅに開口２８Ａを形成して二酸化シリコン
膜２７の一部を表出させる。
第５図参照
（ｆｌ 例えば、フン化水素酸系エツチング液を用い
たウェット・エツチング法を適用することに依り、フォ
斗・レジスト膜（図示せず）をマスクとして二酸化シリ
コン膜２７のバターニングを行い電極コンタクト窓を形
成する。
たウェット・エツチング法を適用することに依り、フォ
斗・レジスト膜（図示せず）をマスクとして二酸化シリ
コン膜２７のバターニングを行い電極コンタクト窓を形
成する。
ｆｇｌ 前記二酸化シリコン膜２７あバターニングを
行った際に形成したフォト・レジスト膜をそのまま残し
ておき、蒸着法を適用することに依り、Ａｕ−Ｇｅ／Ａ
ｕからなる電極金属膜を形成する。
行った際に形成したフォト・レジスト膜をそのまま残し
ておき、蒸着法を適用することに依り、Ａｕ−Ｇｅ／Ａ
ｕからなる電極金属膜を形成する。
ｆｈｌ 前記フォト・レジスト膜を溶解して除去する
ことに依り、前記電極金属膜のリフト・オフに依るバタ
ーニングを行い、引続き合金化を行うことに依り、オー
ミック・コンタクト電極２９゜３０．３１．３２を形成
する。
ことに依り、前記電極金属膜のリフト・オフに依るバタ
ーニングを行い、引続き合金化を行うことに依り、オー
ミック・コンタクト電極２９゜３０．３１．３２を形成
する。
第６図参照
Ｔｉ１ フォト・レジスト膜３３を形成し、エンハン
スメント型トランジスタ部分Ｅ及びディプレッション型
トランジスタ部分りのそれぞれに於けるゲート電極形成
用の凹所を作成する為の開口３３Ｅ及び３３Ｄを形成す
る。
スメント型トランジスタ部分Ｅ及びディプレッション型
トランジスタ部分りのそれぞれに於けるゲート電極形成
用の凹所を作成する為の開口３３Ｅ及び３３Ｄを形成す
る。
第７図参照
（ｊ） エッチャントをフッ化水素酸系エツチング液
とするウェット・エツチング法を適用することに依り、
フォト・レジスト膜３３をマスクとして二酸化シリコン
膜２７のエツチングを行い、開口２７Ｅを形成する。
とするウェット・エツチング法を適用することに依り、
フォト・レジスト膜３３をマスクとして二酸化シリコン
膜２７のエツチングを行い、開口２７Ｅを形成する。
（ｋｌ ＣＣ１２Ｆ ２含有ガスをエッチャントとす
る選択ドライ・エツチング法を適用することに依り、フ
ォト・レジスト膜３３をマスクとして、エンハンスメン
ト型トランジスタ部分Ｅではｎ型ＧａＡｓ層２６のエツ
チングを行い、凹所３４Ｅを形成する。
る選択ドライ・エツチング法を適用することに依り、フ
ォト・レジスト膜３３をマスクとして、エンハンスメン
ト型トランジスタ部分Ｅではｎ型ＧａＡｓ層２６のエツ
チングを行い、凹所３４Ｅを形成する。
この場合、エンハンスメント型トランジスタ部分Ｅでは
ｎ型ＡＡＧａＡｓ層２５が、また、ディブレンジョン型
トランジスタ部分りでは窒化シリコン膜２８がエツチン
グ・ストッパになっていることは云うまでもない。
ｎ型ＡＡＧａＡｓ層２５が、また、ディブレンジョン型
トランジスタ部分りでは窒化シリコン膜２８がエツチン
グ・ストッパになっていることは云うまでもない。
現在、本発明者等が実用化しているエンチング技術に依
ると、Ｇ’ａ Ａ ｓはＡｊ！ＧａＡｓに対し約２００
倍の速度でエツチングすることができるので、前記のエ
ツチングに於いては、ｎ型７１、／ＧａＡｓ電子供給層
２５の表面で自動的に停止すると考えて良く、その制御
性は極めて高い。
ると、Ｇ’ａ Ａ ｓはＡｊ！ＧａＡｓに対し約２００
倍の速度でエツチングすることができるので、前記のエ
ツチングに於いては、ｎ型７１、／ＧａＡｓ電子供給層
２５の表面で自動的に停止すると考えて良く、その制御
性は極めて高い。
第８図参照
（１１フッ化水素酸系エツチング液をエッチャントとす
るウェット・エツチング法を適用することに依り、エン
ハンスメント型トランジスタ部分Ｒでは■１型Ａ１．Ｇ
ａＡｓ層２５の、また、ディプ【／ソション型トランジ
スタ部分りでは窒化シリコ１ン膜２８及び二酸化シリコ
ン膜２６のエツチングを１うい、凹所３４Ｂの延長及び
開口２７Ｄの形成を行い、ＧａＡｓ層２４及び２６の表
面を露出さ・ｌる。
るウェット・エツチング法を適用することに依り、エン
ハンスメント型トランジスタ部分Ｒでは■１型Ａ１．Ｇ
ａＡｓ層２５の、また、ディプ【／ソション型トランジ
スタ部分りでは窒化シリコ１ン膜２８及び二酸化シリコ
ン膜２６のエツチングを１うい、凹所３４Ｂの延長及び
開口２７Ｄの形成を行い、ＧａＡｓ層２４及び２６の表
面を露出さ・ｌる。
こ〕場合のエツチングは、ｎ型Ａ（ｌＧａＡｓ層２５が
前記したように３０ 〔人〕の厚さしかなく、極めて薄
いので、その制御性は良好であり、その下地が薄くても
エツチングが突き抜けてしまうことはない。尚、ここで
適用するエツチング技術としては、ドライ・エツチング
法を適用することもできる。
前記したように３０ 〔人〕の厚さしかなく、極めて薄
いので、その制御性は良好であり、その下地が薄くても
エツチングが突き抜けてしまうことはない。尚、ここで
適用するエツチング技術としては、ドライ・エツチング
法を適用することもできる。
ｈｌｃｃｍ２２Ｆ２含有ガスをエッチャントとする選択
ドライ・エツチング法を適用するごとに依り、エンハン
スメント型トランジスタ部分Ｅではｎ型ＧａＡｓ層２４
の、また、ディプレッション型トランジスタ部分りでは
ｎ型Ｇａへ５Ｊ１３２６のエツチングを行い、凹所３４
Ｅの延長及び凹所３４Ｄの形成を行う。尚、このエツチ
ングに対してｎ型Ａｊ！ＧａＡｓ層２３或いはｎ型Ａｌ
２ＧａＡｓ層２５の表面がストッパになることは云うま
でもない。
ドライ・エツチング法を適用するごとに依り、エンハン
スメント型トランジスタ部分Ｅではｎ型ＧａＡｓ層２４
の、また、ディプレッション型トランジスタ部分りでは
ｎ型Ｇａへ５Ｊ１３２６のエツチングを行い、凹所３４
Ｅの延長及び凹所３４Ｄの形成を行う。尚、このエツチ
ングに対してｎ型Ａｊ！ＧａＡｓ層２３或いはｎ型Ａｌ
２ＧａＡｓ層２５の表面がストッパになることは云うま
でもない。
第１図参照
（ｎｌ 凹所３４Ｅ及び３４Ｄの形成にマスクとして
用いたフォト・レジスト膜３３をそのまま残した状態で
、例えば蒸着法を適用することに依り、アルミニウム（
ＡＮ）膜を厚さ例えば３０００〔人〕程度に形成する。
用いたフォト・レジスト膜３３をそのまま残した状態で
、例えば蒸着法を適用することに依り、アルミニウム（
ＡＮ）膜を厚さ例えば３０００〔人〕程度に形成する。
（θ）前記マスクとして用いたフォト・レジスト膜３３
を溶解して除去する。
を溶解して除去する。
これに依り、前記アルミニウム膜は、所謂、リフト・オ
フ法で選択的に除去され、ショットキ・：１ンタクト・
ゲート電極３５及び３６が形成される。
フ法で選択的に除去され、ショットキ・：１ンタクト・
ゲート電極３５及び３６が形成される。
ここに説明した実施例によれば、闇値電圧ｖｔｈが正確
に制御されたＥ／Ｄ構成の半導体装置を容易に得ること
が理解できよう。尚、前記ｎ型ＧａＡｓ層２４、ｎ型Ａ
ｌ２ＧａＡｓ層２５、ｎ型ＧａＡｓ層２ ｆｉ等につい
ては、その導電型及びドーパント濃度をこの種の半導体
装置に於けるキャップ層としての役割を果たす範囲で適
宜に選択される。
に制御されたＥ／Ｄ構成の半導体装置を容易に得ること
が理解できよう。尚、前記ｎ型ＧａＡｓ層２４、ｎ型Ａ
ｌ２ＧａＡｓ層２５、ｎ型ＧａＡｓ層２ ｆｉ等につい
ては、その導電型及びドーパント濃度をこの種の半導体
装置に於けるキャップ層としての役割を果たす範囲で適
宜に選択される。
第９図乃至第１４図は本発明の他の実施例を解説する為
の工程要所に於ける半導体装置の要部切断側面図であり
、以下、これ等の図を参照しつつ説明する。尚、各図で
は、第１図乃至第８図に関して説明した部分と同部分は
同記号で指示しである。また、本実施例では、二酸化シ
リコン膜２７を形成する迄は、第１図乃至第８図に関し
て説明した実施例と同様であるから省略し、その次の段
階から説明する。
の工程要所に於ける半導体装置の要部切断側面図であり
、以下、これ等の図を参照しつつ説明する。尚、各図で
は、第１図乃至第８図に関して説明した部分と同部分は
同記号で指示しである。また、本実施例では、二酸化シ
リコン膜２７を形成する迄は、第１図乃至第８図に関し
て説明した実施例と同様であるから省略し、その次の段
階から説明する。
第９図参照
ｆａ） エッチャントとしてフン化水素酸系エツチン
グ液を用いたウェット・エツチング法を適用することに
依り、フォト・レジスト膜（図示せず）をマスクとして
エンハンスメント型トランジスタ部分已に於ける二酸化
シリコン膜２７を厚さ約１０００Ｃ人〕程度に薄くする
為のエツチングを行う。
グ液を用いたウェット・エツチング法を適用することに
依り、フォト・レジスト膜（図示せず）をマスクとして
エンハンスメント型トランジスタ部分已に於ける二酸化
シリコン膜２７を厚さ約１０００Ｃ人〕程度に薄くする
為のエツチングを行う。
第１０図参照
（ｂ） 前記工程ｆａｌで用いたフォト・レジレ、ト
膜を除去し、新たにフォト・レジスト膜のマスク（図示
せず）を形成し、エッチャントとしてフッ化水素酸系エ
ツチング液を用いたウェット・エツチング法を適用する
ことに依り、二酸化シリコン膜２７のパターニングを行
い電極コンタクト窓を形成する。
膜を除去し、新たにフォト・レジスト膜のマスク（図示
せず）を形成し、エッチャントとしてフッ化水素酸系エ
ツチング液を用いたウェット・エツチング法を適用する
ことに依り、二酸化シリコン膜２７のパターニングを行
い電極コンタクト窓を形成する。
ｆｃｌ 前記二酸化シリコン膜２７のパターニングを
行った際に形成したフォト・レジスト膜をそのまま残し
ておき、蒸着法を適用することに依り、Ａ ｕ−Ｇｅ
／ Ａ ｕからなる電極金属膜を形成する。
行った際に形成したフォト・レジスト膜をそのまま残し
ておき、蒸着法を適用することに依り、Ａ ｕ−Ｇｅ
／ Ａ ｕからなる電極金属膜を形成する。
（ｄ＋ 前記フメト・レジスト膜を溶解して除去する
ことに依り、前記電極金属膜のリフト・オフに依るパタ
ーニングを行い、引続き合金化を行うごとに依り、オー
ミック・コンタクト電極２９゜３０．３１．３２を形成
する。
ことに依り、前記電極金属膜のリフト・オフに依るパタ
ーニングを行い、引続き合金化を行うごとに依り、オー
ミック・コンタクト電極２９゜３０．３１．３２を形成
する。
第１１図参照
ｆｅｌ フォ１−・レジスト膜３３を形成し、エンハ
ンスメント型トランジスタ部分Ｅ及びディプレッション
型トランジスタ部分りのそれぞれに於けるゲート電極形
成用の凹所を作成する為の開口３３１：１．及び３３Ｄ
を形成する。
ンスメント型トランジスタ部分Ｅ及びディプレッション
型トランジスタ部分りのそれぞれに於けるゲート電極形
成用の凹所を作成する為の開口３３１：１．及び３３Ｄ
を形成する。
第１２図参照
（ｆｌ エッチャントをフン化水素酸系エツチング液
とするウェット・エツチング法を適用することに依り、
フォト・レジスト膜３３をマスクとして二酸化シリコン
膜２７のエツチングを行い、開口２７Ｂ及び凹所２７Ｄ
′を形成する。
とするウェット・エツチング法を適用することに依り、
フォト・レジスト膜３３をマスクとして二酸化シリコン
膜２７のエツチングを行い、開口２７Ｂ及び凹所２７Ｄ
′を形成する。
即ち、このエツチングはエンハンスメント型トランジス
タ部分Ｅに於ける二酸化シリコン膜２７に開口２７．Ｅ
を形成する時間だけ実施される。
タ部分Ｅに於ける二酸化シリコン膜２７に開口２７．Ｅ
を形成する時間だけ実施される。
（ｇｌ ＣＣ７ｔ２Ｆ２含有ガスをエッチャントとす
る選択ドライ・エツチング法を通用することに依り、フ
ォト・レジスト膜３３をマスクとして、エンハンスメン
ト型トランジスタ部分已に於けるｎ型ＱａＡｓ２６のエ
ツチングを行い、凹所３４Ｅを形成する。
る選択ドライ・エツチング法を通用することに依り、フ
ォト・レジスト膜３３をマスクとして、エンハンスメン
ト型トランジスタ部分已に於けるｎ型ＱａＡｓ２６のエ
ツチングを行い、凹所３４Ｅを形成する。
この場合、エンハンスメント型トランジスタ部分Ｅでは
ｎ型ＡｎＧａＡｓ層２５が、また、ディプレッション型
トランジスタ部分りでは二酸化シリコン膜２７がエツチ
ング・ストッパになっている。
ｎ型ＡｎＧａＡｓ層２５が、また、ディプレッション型
トランジスタ部分りでは二酸化シリコン膜２７がエツチ
ング・ストッパになっている。
第１３図参照
（ｈｌ フッ化水素酸系エツチング液をエッチャント
とするウェット・エツチング法を適用することに依り、
エンハンスメント型トランジスタ部分Ｅではｎ型Ａｊｌ
ＧａＡｓ層２５の、また、ディプレフジョン型トランジ
スタ部分りでは二酸化シリコン膜２７のエツチングをし
て凹所３４Ｅの延長及び開口２７Ｄの形成を行い、Ｇａ
Ａｓ層２４及び２６の表面を露出させる。尚、この場合
のエツチング技術としては、ドライ・エツチング法を適
用することができる。
とするウェット・エツチング法を適用することに依り、
エンハンスメント型トランジスタ部分Ｅではｎ型Ａｊｌ
ＧａＡｓ層２５の、また、ディプレフジョン型トランジ
スタ部分りでは二酸化シリコン膜２７のエツチングをし
て凹所３４Ｅの延長及び開口２７Ｄの形成を行い、Ｇａ
Ａｓ層２４及び２６の表面を露出させる。尚、この場合
のエツチング技術としては、ドライ・エツチング法を適
用することができる。
（ｉｌｃｃβｚＦｚ含有ガスをエッチャントとする選択
ドライ・エツチング法を適用することに依り、エンハン
スメント型トランジスタ部分Ｅではｒ１型ＧａＡｓ層２
４の、また、ディプレッション甲トランジスタ部分りで
はｎ型ＧａＡｓ層２６のエツチングを行い、凹所３４Ｅ
の延長及び凹所３４Ｄの形成を行う。尚、このエツチン
グに対してはｎ型Ａｊ！ＧａＡｓ層２３或いはｎ型Ａｊ
！ＧａＡｓ層２５の表面がストッパになる。
ドライ・エツチング法を適用することに依り、エンハン
スメント型トランジスタ部分Ｅではｒ１型ＧａＡｓ層２
４の、また、ディプレッション甲トランジスタ部分りで
はｎ型ＧａＡｓ層２６のエツチングを行い、凹所３４Ｅ
の延長及び凹所３４Ｄの形成を行う。尚、このエツチン
グに対してはｎ型Ａｊ！ＧａＡｓ層２３或いはｎ型Ａｊ
！ＧａＡｓ層２５の表面がストッパになる。
第１４図参照
０１ 凹所３４Ｅ及び３４Ｄの形成にマスクとして用
いたフォト・レジスト膜３３をそのまま残した状態で、
蒸着法を適用することに依り、アルミニウム膜を厚さ約
３０００ （人〕程度に形成する。
いたフォト・レジスト膜３３をそのまま残した状態で、
蒸着法を適用することに依り、アルミニウム膜を厚さ約
３０００ （人〕程度に形成する。
（ｋ） 前記マスクとして用いたフォト・レジス（−
膜３３を溶解して除去する。
膜３３を溶解して除去する。
これに依り、前記アルミニウム膜は、所謂、リフト・オ
フ法で選択的に除去され、ショットキ・コンタクト・ゲ
ート電極３５及び３６が形成される。
フ法で選択的に除去され、ショットキ・コンタクト・ゲ
ート電極３５及び３６が形成される。
この実施例に依って得られた半導体装置の性能は前記実
施例に依って製造されたそれと比較して全く変わりない
ものである。
施例に依って製造されたそれと比較して全く変わりない
ものである。
発明の効果
本発明に於ける半導体装置の製造方法では、基板上にチ
ャネル層及びキャリヤ供給層となる第１及び第２の半導
体層と、ディプレッション型１−ランジスタ部分の閾値
電圧制御層及び第２のエツチング停止層となる第３及び
第４の半導体層と、オーミック・コンタクト可能な層で
ある第５の半導体層とを前記の順に成長させ、次いで、
全面に絶縁膜を形成し、次いで、エンハンスメント型ト
ランジスタ部分の形成予定領域に於ける前記絶縁膜を選
択的に除去し、次いで、エンハンスメント型トランジス
タ部分に於いて前記第４の半導体層に達するゲート電極
形成用の凹所を形成し、その後、エンハンスメント型ト
ランジスタ部分では前記ゲート電極形成用の凹所が前記
第２の半導体層表面に達するまでの延長を及びディプレ
ッション型トランジスタ部分では前記絶縁膜から前記第
４の半導体層表面に達するゲート電極形成用の凹所の形
成をそれぞれ同時に実施するようにしている。
ャネル層及びキャリヤ供給層となる第１及び第２の半導
体層と、ディプレッション型１−ランジスタ部分の閾値
電圧制御層及び第２のエツチング停止層となる第３及び
第４の半導体層と、オーミック・コンタクト可能な層で
ある第５の半導体層とを前記の順に成長させ、次いで、
全面に絶縁膜を形成し、次いで、エンハンスメント型ト
ランジスタ部分の形成予定領域に於ける前記絶縁膜を選
択的に除去し、次いで、エンハンスメント型トランジス
タ部分に於いて前記第４の半導体層に達するゲート電極
形成用の凹所を形成し、その後、エンハンスメント型ト
ランジスタ部分では前記ゲート電極形成用の凹所が前記
第２の半導体層表面に達するまでの延長を及びディプレ
ッション型トランジスタ部分では前記絶縁膜から前記第
４の半導体層表面に達するゲート電極形成用の凹所の形
成をそれぞれ同時に実施するようにしている。
この構成内容から判るように、前記絶縁膜の選択的除去
に起因して、Ｅ／Ｄ両モードのトランジノ、りに於ＣＪ
るゲート電極形成は１回の工程で済み、この種のＩＥ
／ Ｉ）構成の半導体装置に於ける製造工程を短縮する
ことができる。また、ゲート電極部分に於ける凹所の形
成には、基本的にはウェット・エツチングを使用せず、
選択ドライ・エツチングで終了させることかできるから
、ゲート電極下の活性層厚を精度良く制御することがで
き、半導体装置に於りる閾値電圧のバラツキをウェハ全
面に亙り小さく抑えることが可能である。
に起因して、Ｅ／Ｄ両モードのトランジノ、りに於ＣＪ
るゲート電極形成は１回の工程で済み、この種のＩＥ
／ Ｉ）構成の半導体装置に於ける製造工程を短縮する
ことができる。また、ゲート電極部分に於ける凹所の形
成には、基本的にはウェット・エツチングを使用せず、
選択ドライ・エツチングで終了させることかできるから
、ゲート電極下の活性層厚を精度良く制御することがで
き、半導体装置に於りる閾値電圧のバラツキをウェハ全
面に亙り小さく抑えることが可能である。
第１図乃至第８図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第９図乃至
第１４図は本発明に於ける他の実施例を説明する為の工
程要所に於ける半導体装置の要部切断側面図、第１５図
は従来技術で製造された半導体装置の要部切断側面図を
それぞれ表している。 図に於いて、２１は半絶縁性ＧａＡｓ基板、２２はアン
・ドープＧａＡＳチャネルＮ（第１の半導体層）、２３
はｎ型ＡＮＧａＡｓ電子供給層（第２の半導体層）、２
４はｎ型ＧａＡｓ層（第３の半導体層）、２５はｎ型Ａ
１１ＧａＡｓ層（第４の半導体層）、２６はｎ型ＧａＡ
ｓ層（第５の半導体層）、２７は二酸化シリコン膜、２
８は窒化シリコン膜、２９．３０，３１．３２はオーミ
ック・コンタクト電極、３３はフォト・レジスト膜、３
３Ｅ及び３３Ｄは開口、３４Ｂ及び３４Ｄは凹所、３５
及び３６はショットキ・コンタクトゲート電極をそれぞ
れ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図 第５図 第７図 第９図 第１１図 第１３図 第１５図
要所に於ける半導体装置の要部切断側面図、第９図乃至
第１４図は本発明に於ける他の実施例を説明する為の工
程要所に於ける半導体装置の要部切断側面図、第１５図
は従来技術で製造された半導体装置の要部切断側面図を
それぞれ表している。 図に於いて、２１は半絶縁性ＧａＡｓ基板、２２はアン
・ドープＧａＡＳチャネルＮ（第１の半導体層）、２３
はｎ型ＡＮＧａＡｓ電子供給層（第２の半導体層）、２
４はｎ型ＧａＡｓ層（第３の半導体層）、２５はｎ型Ａ
１１ＧａＡｓ層（第４の半導体層）、２６はｎ型ＧａＡ
ｓ層（第５の半導体層）、２７は二酸化シリコン膜、２
８は窒化シリコン膜、２９．３０，３１．３２はオーミ
ック・コンタクト電極、３３はフォト・レジスト膜、３
３Ｅ及び３３Ｄは開口、３４Ｂ及び３４Ｄは凹所、３５
及び３６はショットキ・コンタクトゲート電極をそれぞ
れ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図 第５図 第７図 第９図 第１１図 第１３図 第１５図
Claims (1)
- 基板上にチャネル層及びキャリヤ供給層となる第１及
び第２の半導体層と、ディプレッション型トランジスタ
部分の閾値電圧制御層及びエッチング停止層となる第３
及び第４の半導体層と、オーミック・コンタクト可能な
層である第５の半導体層とを前記の順に成長させ、次い
で、全面に絶縁膜を形成し、次いで、エンハンスメント
型トランジスタ部分の形成予定領域に於ける前記絶縁膜
を選択的に除去し、次いで、エンハンスメント型トラン
ジスタ部分に於いて前記第４の半導体層に達するゲート
電極形成用の凹所を形成し、その後、エンハンスメント
型トランジスタ部分では前記ゲート電極形成用の凹所が
前記第２の半導体層表面に達するまでの延長を及びディ
プレッション型トランジスタ部分では前記絶縁膜から前
記第４の半導体層表面に達するゲート電極形成用の凹所
の形成をそれぞれ同時に実施する工程が含まれてなるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14436784A JPS6124265A (ja) | 1984-07-13 | 1984-07-13 | 半導体装置の製造方法 |
| US06/728,080 US4615102A (en) | 1984-05-01 | 1985-04-29 | Method of producing enhancement mode and depletion mode FETs |
| EP85303057A EP0175437B1 (en) | 1984-05-01 | 1985-04-30 | Production of gaas enhancement and depletion mode hemt's |
| DE8585303057T DE3566594D1 (en) | 1984-05-01 | 1985-04-30 | Production of gaas enhancement and depletion mode hemt's |
| KR1019850002915A KR890004456B1 (ko) | 1984-05-01 | 1985-04-30 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14436784A JPS6124265A (ja) | 1984-07-13 | 1984-07-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6124265A true JPS6124265A (ja) | 1986-02-01 |
| JPH033936B2 JPH033936B2 (ja) | 1991-01-21 |
Family
ID=15360462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14436784A Granted JPS6124265A (ja) | 1984-05-01 | 1984-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124265A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213173A (ja) * | 1986-03-14 | 1987-09-19 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63222462A (ja) * | 1987-03-12 | 1988-09-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH01152674A (ja) * | 1987-12-09 | 1989-06-15 | Fujitsu Ltd | ヘテロ接合電界効果トランジスタ |
| JP2014090190A (ja) * | 2006-03-14 | 2014-05-15 | Northrop Grumman Systems Corp | ＧａＮ系ＨＥＭＴアクティブデバイスのためのリークバリヤ |
-
1984
- 1984-07-13 JP JP14436784A patent/JPS6124265A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213173A (ja) * | 1986-03-14 | 1987-09-19 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63222462A (ja) * | 1987-03-12 | 1988-09-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH01152674A (ja) * | 1987-12-09 | 1989-06-15 | Fujitsu Ltd | ヘテロ接合電界効果トランジスタ |
| JP2014090190A (ja) * | 2006-03-14 | 2014-05-15 | Northrop Grumman Systems Corp | ＧａＮ系ＨＥＭＴアクティブデバイスのためのリークバリヤ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033936B2 (ja) | 1991-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |