JPS60231368A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60231368A JPS60231368A JP59086243A JP8624384A JPS60231368A JP S60231368 A JPS60231368 A JP S60231368A JP 59086243 A JP59086243 A JP 59086243A JP 8624384 A JP8624384 A JP 8624384A JP S60231368 A JPS60231368 A JP S60231368A
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/24—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
- H10P50/246—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group III-V materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、２次元電子ガス（２ＤＥＣ）層を利７用する
ことに依り高速化した電界効果型トランジスタを用いて
エンハンスメント／ディプレッション（ｅｎｈａｎｃｅ
ｍｅｎｔ／ｄｅｐｌｅｔｉ。
ことに依り高速化した電界効果型トランジスタを用いて
エンハンスメント／ディプレッション（ｅｎｈａｎｃｅ
ｍｅｎｔ／ｄｅｐｌｅｔｉ。
ｎ：Ｅ／Ｄ）構成とした半導体装置及びそれを製造する
方法の改良に関する。
方法の改良に関する。
従来技術と問題点
一般に、この種の電界効果型トランジスタに於いては、
半絶縁性ＧａＡｓ基板上に形成されたアン・ドープＧａ
Ａｓチャネル層及びその上に形成されたｎ型Ａｌ２Ｇａ
Ａｓ電子供給層を備えていて、その閾値電圧ＶＬｈは前
記アン・ドープＧ ａ Ａ ｓチャネル層とゲート電極
接合面との間に存在する前記ｎ型ＡｆｆＧａＡｓ電子供
給層を含む半導体層の厚さで決定される。
半絶縁性ＧａＡｓ基板上に形成されたアン・ドープＧａ
Ａｓチャネル層及びその上に形成されたｎ型Ａｌ２Ｇａ
Ａｓ電子供給層を備えていて、その閾値電圧ＶＬｈは前
記アン・ドープＧ ａ Ａ ｓチャネル層とゲート電極
接合面との間に存在する前記ｎ型ＡｆｆＧａＡｓ電子供
給層を含む半導体層の厚さで決定される。
また、これとは別に、現今の論理回路に於いては、Ｅ／
Ｄ構成の半導体装置は不可欠と言って良い。そして、こ
のＥ／Ｄ構成の半導体装置に於いては、勿論、Ｅモード
の闇値電圧Ｖｔｈを有する電界効果型］・ランジスタと
Ｄモードの閾値電圧■いを有する電界効果型トランジス
タとが同一基板上に形成されなければならない。
Ｄ構成の半導体装置は不可欠と言って良い。そして、こ
のＥ／Ｄ構成の半導体装置に於いては、勿論、Ｅモード
の闇値電圧Ｖｔｈを有する電界効果型］・ランジスタと
Ｄモードの閾値電圧■いを有する電界効果型トランジス
タとが同一基板上に形成されなければならない。
従って、２ＤＥＣ層を利用して高速化した電界効果型ト
ランジスタを用いてＥ／Ｄ構成の半導体装置を得ようと
する場合、前記闇値電圧の関係から、ショットキ・ゲー
ト電極と半導体層とがコンタクトしている部分の深さが
相違する２種類の電界効果型１−ランジスタを同一基板
上に作り込むことが必要とされる。
ランジスタを用いてＥ／Ｄ構成の半導体装置を得ようと
する場合、前記闇値電圧の関係から、ショットキ・ゲー
ト電極と半導体層とがコンタクトしている部分の深さが
相違する２種類の電界効果型１−ランジスタを同一基板
上に作り込むことが必要とされる。
このような半導体装置を製造するに際し、当初、実施さ
れた従来技術では、エンハンスメント型トランジスタ部
分を加工する場合、Ｃ（１２Ｆ２含有ガスをエッチャン
トとする選択ドライ・エツチング法を適用している為、
闇値電圧の制御性及び均一性は良好であるが、ディプレ
ッション型トランジスタ部分を加工する場合、選択性が
ないウェット・エツチング法を適用している為、制御性
及び均一性ともに良好でない旨の欠点があった。
れた従来技術では、エンハンスメント型トランジスタ部
分を加工する場合、Ｃ（１２Ｆ２含有ガスをエッチャン
トとする選択ドライ・エツチング法を適用している為、
闇値電圧の制御性及び均一性は良好であるが、ディプレ
ッション型トランジスタ部分を加工する場合、選択性が
ないウェット・エツチング法を適用している為、制御性
及び均一性ともに良好でない旨の欠点があった。
このような欠点を解消する為、次に説明するような技術
が提供された。
が提供された。
第１０図はこの種の半導体装置を表す要部切断側面図で
ある。
ある。
図に於いて、１は半絶縁性ＧａＡｓ基板、２はアン・ド
ープＧａＡｓチャネル層、３はｎ型／ｌＧａＡｓ電子供
給層、４はｎ型ＧａＡｓ層、５はｎ型Ａ＃ＧａＡｓ層、
６はｎ型ＧａＡｓコンタクト層、７はＥ／Ｄ間絶縁用溝
、８． ９． １０． １１はオーミック・コンタクト
電極、１２及び１３はショットキ・コンタクト・ゲート
電極、１４は２ＤＥＣ層、Ｅはエンハンスメント型トラ
ンジスタ部分、Ｄはディプレッション型トランジスタ部
分をそれぞれ示している。
ープＧａＡｓチャネル層、３はｎ型／ｌＧａＡｓ電子供
給層、４はｎ型ＧａＡｓ層、５はｎ型Ａ＃ＧａＡｓ層、
６はｎ型ＧａＡｓコンタクト層、７はＥ／Ｄ間絶縁用溝
、８． ９． １０． １１はオーミック・コンタクト
電極、１２及び１３はショットキ・コンタクト・ゲート
電極、１４は２ＤＥＣ層、Ｅはエンハンスメント型トラ
ンジスタ部分、Ｄはディプレッション型トランジスタ部
分をそれぞれ示している。
この半導体装置を製造する場合、最も問題となるのは、
前記したように、ショットキ・ゲート電極１２及び１３
をｎ型Ａｊ！ＧａＡｓ層５に、そして、ショットキ・コ
ンタクト・ゲート電極１３をｎ型Ａ ７！Ｇ ａ Ａ
Ｓ電子供給層３にそれぞれコンタクトさせる為、凹所を
形成することである。
前記したように、ショットキ・ゲート電極１２及び１３
をｎ型Ａｊ！ＧａＡｓ層５に、そして、ショットキ・コ
ンタクト・ゲート電極１３をｎ型Ａ ７！Ｇ ａ Ａ
Ｓ電子供給層３にそれぞれコンタクトさせる為、凹所を
形成することである。
従来技術で前記半導体装置を製造する場合の工程は次の
通りである。
通りである。
最初、エンハンスメント型トランジスタ部分Ｅについて
凹所形成を行う。それには、先ず、ゲート部のバターニ
ングを行い、ｎ型ＧａＡｓコンタクト層６の表面からｎ
型Ａ７！ＧａＡｓ層５が抜けるところまでウェット・エ
ツチングを行い、次に、同じフォト・レジスト膜を用い
てディプレッション型トランジスタ部分に於けるゲート
部のパターニングを行い、エンハンスメント型トランジ
スタ部分Ｅ及びディプレッション型トランジスタ部分り
の選択ドライ・エツチングを行うが、そのエツチングは
、エンハンスメント型トランジスタ部分Ｅに於いてはｎ
型Ａ７！ＧａＡｓ電子供給層３で停止ヒし、また、ディ
プレッション型トランジスタ部分りに於いてはｎ型ＡＩ
１．ＧａＡ’ｓ層５で停止する。
凹所形成を行う。それには、先ず、ゲート部のバターニ
ングを行い、ｎ型ＧａＡｓコンタクト層６の表面からｎ
型Ａ７！ＧａＡｓ層５が抜けるところまでウェット・エ
ツチングを行い、次に、同じフォト・レジスト膜を用い
てディプレッション型トランジスタ部分に於けるゲート
部のパターニングを行い、エンハンスメント型トランジ
スタ部分Ｅ及びディプレッション型トランジスタ部分り
の選択ドライ・エツチングを行うが、そのエツチングは
、エンハンスメント型トランジスタ部分Ｅに於いてはｎ
型Ａ７！ＧａＡｓ電子供給層３で停止ヒし、また、ディ
プレッション型トランジスタ部分りに於いてはｎ型ＡＩ
１．ＧａＡ’ｓ層５で停止する。
然しなから、この技術に於いても欠点の存在が認められ
た。
た。
即ち、前記した通り、ｎ型ＡＡ’ＧａＡｓ層５を抜くの
にウェット・エツチング法を適用しているが、その下地
になっているｎ型ＧａＡｓ層４ば厚さが１００〔人〕程
度であるから、例えば、直径約５ ［ｃｍ） （２吋）
のウェハ全面に亙り、前記ウェット・エツチングをｎ型
ＧａＡｓ層４の表面で停止させることば、かなり困難な
ことであり、特に、ゲート電極長が１ 〔ＩＩｍ〕程度
になってくるとエツチング液の循環が良好に行われず、
エツチング・スピードが変化、従って、そのエツチング
の制御は容易ではない。
にウェット・エツチング法を適用しているが、その下地
になっているｎ型ＧａＡｓ層４ば厚さが１００〔人〕程
度であるから、例えば、直径約５ ［ｃｍ） （２吋）
のウェハ全面に亙り、前記ウェット・エツチングをｎ型
ＧａＡｓ層４の表面で停止させることば、かなり困難な
ことであり、特に、ゲート電極長が１ 〔ＩＩｍ〕程度
になってくるとエツチング液の循環が良好に行われず、
エツチング・スピードが変化、従って、そのエツチング
の制御は容易ではない。
前記説明した技術は、いずれも、凹所の形成及びゲート
電極の形成をエンハンスメント型トランジスタ部分Ｅと
ディプレッション型トランジスタ部分りとについて同時
に行っているが、これを各々別個に行って、前記諸欠点
を解消しようとする試みもなされている。
電極の形成をエンハンスメント型トランジスタ部分Ｅと
ディプレッション型トランジスタ部分りとについて同時
に行っているが、これを各々別個に行って、前記諸欠点
を解消しようとする試みもなされている。
然しなから、このようにすると、工程が複雑化したり、
ゲート電極同志を接続することが困難になったりする欠
点がある。
ゲート電極同志を接続することが困難になったりする欠
点がある。
発明の目的
本発明は、２ Ｉ）ＥＧを利用して高速化した電界効果
型トランジスタからなり、且つ、エンハンスメント型１
−ランジスタ部分の闇値電圧及びディプレッション型ト
ランジスタ部分の闇値電圧が正確に制御されたＥ／１）
構成を有する改良された半導体装置を提供し、また、該
半導体装置を製造するに際して、ゲート部分の作製を簡
単な工程で、しかも、エンハンスメント型トランジスタ
部分もディプレッション型トランジスタ部分も同時に且
つ精度良く形成することができるようにする。
型トランジスタからなり、且つ、エンハンスメント型１
−ランジスタ部分の闇値電圧及びディプレッション型ト
ランジスタ部分の闇値電圧が正確に制御されたＥ／１）
構成を有する改良された半導体装置を提供し、また、該
半導体装置を製造するに際して、ゲート部分の作製を簡
単な工程で、しかも、エンハンスメント型トランジスタ
部分もディプレッション型トランジスタ部分も同時に且
つ精度良く形成することができるようにする。
発明の構成
本発明に於ける半導体装置及びその製造方法に於いては
、基板上にチャネル層及びキャリヤ供給層となる第１及
び第２の半導体層と、ディプレッション型トランジスタ
部分の闇値電圧制御層及び第２のエツチング停止層とな
る第３及び第４の半導体層と、オーミック・コンタクト
可能な層である第５の半導体層と、第１のエツチング停
止層及びオーミック・コンタクト可能な層である第６及
び第７の半導体層とを前記の順に成長させ、次いで、エ
ンハンスメント型トランジスタ部分の形成予定領域に於
ける前記第７及び第６の半導体層を選択的に除去し、次
いで、エンハンスメン１〜型トランジスタ部分に於いて
は前記第２の半導体層に且つディプレッション型トラン
ジスタ部分に於いでは前記第４の半導体層にそれぞれ達
するゲート電極形成用の凹所を同時に形成し、その後、
エンハンスメント型トランジスタ部分及びディプレッシ
ョン型トランジスタ部分のゲート電極を同時に形成する
工程が含まれてなることを特徴とする構成、また、基板
上に順に形成されたチャネル層及びキャリヤ供給層であ
る第１及び第２の半導体層と、該第２の半導体層上に順
に形成されたディプレッション型トランジスタ部分の闇
値電圧制御層及び第２のエツチング停止層である第３及
び第４の半導体層と、該第４の半導体層−ヒに形成され
オーミック・コンタクト可能な層である第５の半導体層
と、少なくとも前記ディプレッジジン型トランジスタ部
分に於ける前記第５の半導体層上に順に形成された第１
のエツチング停止層及び第７の半導体層と、エンハンス
メント型トランジスタ部分に形成され表面から前記第２
の半導体層に達するゲート電極形成用の凹所並びにディ
プレッション型トランジスタ部分に形成され表面から前
記第４の半導体層に達するゲート電極形成用の凹所と、
該それぞれの凹所内に形成されたエンハンスメンＩ・型
トランジスタ部分並びにディプレッション型トランジス
タ部分の各ゲート電極とを備えてなることを特徴とする
構成を採っている。
、基板上にチャネル層及びキャリヤ供給層となる第１及
び第２の半導体層と、ディプレッション型トランジスタ
部分の闇値電圧制御層及び第２のエツチング停止層とな
る第３及び第４の半導体層と、オーミック・コンタクト
可能な層である第５の半導体層と、第１のエツチング停
止層及びオーミック・コンタクト可能な層である第６及
び第７の半導体層とを前記の順に成長させ、次いで、エ
ンハンスメント型トランジスタ部分の形成予定領域に於
ける前記第７及び第６の半導体層を選択的に除去し、次
いで、エンハンスメン１〜型トランジスタ部分に於いて
は前記第２の半導体層に且つディプレッション型トラン
ジスタ部分に於いでは前記第４の半導体層にそれぞれ達
するゲート電極形成用の凹所を同時に形成し、その後、
エンハンスメント型トランジスタ部分及びディプレッシ
ョン型トランジスタ部分のゲート電極を同時に形成する
工程が含まれてなることを特徴とする構成、また、基板
上に順に形成されたチャネル層及びキャリヤ供給層であ
る第１及び第２の半導体層と、該第２の半導体層上に順
に形成されたディプレッション型トランジスタ部分の闇
値電圧制御層及び第２のエツチング停止層である第３及
び第４の半導体層と、該第４の半導体層−ヒに形成され
オーミック・コンタクト可能な層である第５の半導体層
と、少なくとも前記ディプレッジジン型トランジスタ部
分に於ける前記第５の半導体層上に順に形成された第１
のエツチング停止層及び第７の半導体層と、エンハンス
メント型トランジスタ部分に形成され表面から前記第２
の半導体層に達するゲート電極形成用の凹所並びにディ
プレッション型トランジスタ部分に形成され表面から前
記第４の半導体層に達するゲート電極形成用の凹所と、
該それぞれの凹所内に形成されたエンハンスメンＩ・型
トランジスタ部分並びにディプレッション型トランジス
タ部分の各ゲート電極とを備えてなることを特徴とする
構成を採っている。
この構成内容から判るように、Ｅ／Ｄ構成の半導体装置
を製造するに際し、一度のマスク工程に依り、Ｅ／Ｄ両
モードのトランジスタのゲート部分を同時に精度良く形
成することが可能であり、エンハンスメント型トランジ
スタ部分及びディプレッション型トランジスタ部分それ
ぞれの闇値電圧は正確に制御される。
を製造するに際し、一度のマスク工程に依り、Ｅ／Ｄ両
モードのトランジスタのゲート部分を同時に精度良く形
成することが可能であり、エンハンスメント型トランジ
スタ部分及びディプレッション型トランジスタ部分それ
ぞれの闇値電圧は正確に制御される。
発明の実施例
第１図乃至第８図は本発明一実施例を解説する０
為の工程要所に於ける半導体装置の要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。
り、以下、これ等の図を参照しつつ説明する。
第２図参照
（ａｌ 分子線エピタキシャル成長（ｍｏｌｅｃｕｌａ
ｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＩＥ）法或いはＭ
ＯＣＶＤ （ｍｅｔａｌ ｏｒｇａｎｉｃ ｃ ｈ ｅ
ｍ ｉ ｃ ａ Ｉ ｖ ａ ｐ Ｏｕ ｒ ｄ ｅ
ｐｏｓｉｔｉｏｎ）法などの技法を適宜選択して採用
することに依り、半絶縁性Ｇ ａ Ａ ｓ ｗ板２１上
にチャネル層となるアン・ドープＧａＡｓ層２２（第１
の半導体層）、電子供給層となるｎ型ＡｌＧａＡｓ層２
３（第２の半導体層）、ディプレッション型トランジス
タ部分に於ける闇値電圧制御層となるｎ型ＧａＡｓ層２
４ （第３の半導体層）、第２のエツチング停止層であ
るｎ型ＡＪＧａＡｓ層２５（第４の半導体層）、オーミ
ック・コンタクト可能な層であるｎ型ＧａＡｓ層２６（
第５の半導体層）、第１のエツチング停止層であるｎ型
Ａ７！ＧａＡｓ層２７１ （第６の半導体層）、オーミック・コンタクト可能な層
であるｎ型ＧａＡｓ層２８（第７の半導体層）をそれぞ
れ成長させる。
ｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＩＥ）法或いはＭ
ＯＣＶＤ （ｍｅｔａｌ ｏｒｇａｎｉｃ ｃ ｈ ｅ
ｍ ｉ ｃ ａ Ｉ ｖ ａ ｐ Ｏｕ ｒ ｄ ｅ
ｐｏｓｉｔｉｏｎ）法などの技法を適宜選択して採用
することに依り、半絶縁性Ｇ ａ Ａ ｓ ｗ板２１上
にチャネル層となるアン・ドープＧａＡｓ層２２（第１
の半導体層）、電子供給層となるｎ型ＡｌＧａＡｓ層２
３（第２の半導体層）、ディプレッション型トランジス
タ部分に於ける闇値電圧制御層となるｎ型ＧａＡｓ層２
４ （第３の半導体層）、第２のエツチング停止層であ
るｎ型ＡＪＧａＡｓ層２５（第４の半導体層）、オーミ
ック・コンタクト可能な層であるｎ型ＧａＡｓ層２６（
第５の半導体層）、第１のエツチング停止層であるｎ型
Ａ７！ＧａＡｓ層２７１ （第６の半導体層）、オーミック・コンタクト可能な層
であるｎ型ＧａＡｓ層２８（第７の半導体層）をそれぞ
れ成長させる。
この場合に於ける各半導体層に於けるデータは次の通り
である。
である。
（１）第２の半導体層であるｎ型ＡＡ！ＧａＡｓ層２３
について 厚さ：３００（人〕 ドナ濃度： ２ Ｘ １０” （ｃｍ−３）（２）第３
の半導体層であるｎ型ＧａＡｓ層２４について 厚さ：１００（人〕 ドナ濃度： ２ Ｘ １０Ｉ８（ａｍ−３）（３） 第
４の半導体層であるｎ型ＡＪＧａＡｓ層２５について 厚さ：３０ 〔人〕 ドナ濃度： ２ Ｘ Ｉ Ｏ” （ｃｍ−３）（４）第
５の半導体層であるｎ型ＧａＡｓ層２６について 厚さ：４００（人〕 ２ ドナ濃度： ２ Ｘ Ｉ ＯＩ８（ｃｍ−’）（５）
第６の半導体層であるｎ型Ａ Ｉ Ｇ ａ Ａ ｓ層２
７について 厚さ：３０ 〔人〕 ドナ濃度：２×１０１８〔ＣＩＩ＋−３〕（６）第７の
半導体層であるｎ型Ｇ ａ Ａ ｓ層２８について 厚さ：１００（人〕 ドナ濃度： ２ Ｘ １０Ｉ８（ｃｍ−３）第３図参照 （ｂｌ 例えば、フッ化水素酸系エソチンダ液を用いた
ウェット・エツチング法を適用することに依り、エンハ
ンスメント型トランジスタ部分Ｅとディプレッション型
トランジスタ部分りとを絶縁分離する為のメサ・エツチ
ングを行う。尚、この工程に於いて、イオン注入法を適
用することに依り、素子間絶縁分離を行っても良い。
について 厚さ：３００（人〕 ドナ濃度： ２ Ｘ １０” （ｃｍ−３）（２）第３
の半導体層であるｎ型ＧａＡｓ層２４について 厚さ：１００（人〕 ドナ濃度： ２ Ｘ １０Ｉ８（ａｍ−３）（３） 第
４の半導体層であるｎ型ＡＪＧａＡｓ層２５について 厚さ：３０ 〔人〕 ドナ濃度： ２ Ｘ Ｉ Ｏ” （ｃｍ−３）（４）第
５の半導体層であるｎ型ＧａＡｓ層２６について 厚さ：４００（人〕 ２ ドナ濃度： ２ Ｘ Ｉ ＯＩ８（ｃｍ−’）（５）
第６の半導体層であるｎ型Ａ Ｉ Ｇ ａ Ａ ｓ層２
７について 厚さ：３０ 〔人〕 ドナ濃度：２×１０１８〔ＣＩＩ＋−３〕（６）第７の
半導体層であるｎ型Ｇ ａ Ａ ｓ層２８について 厚さ：１００（人〕 ドナ濃度： ２ Ｘ １０Ｉ８（ｃｍ−３）第３図参照 （ｂｌ 例えば、フッ化水素酸系エソチンダ液を用いた
ウェット・エツチング法を適用することに依り、エンハ
ンスメント型トランジスタ部分Ｅとディプレッション型
トランジスタ部分りとを絶縁分離する為のメサ・エツチ
ングを行う。尚、この工程に於いて、イオン注入法を適
用することに依り、素子間絶縁分離を行っても良い。
第４図参照
（Ｃ１例えば、工程（ｂｌと同様にフッ化水素酸系エツ
チング液を用いたウェット・エツチング法を適３ 用することに依り、エンハンスメント型トランジスタ部
分Ｅに於けるｎ型ＧａＡｓ層２８及びｎ型ＡＩ！ＧａＡ
ｓ層２７のエツチングを行う。
チング液を用いたウェット・エツチング法を適３ 用することに依り、エンハンスメント型トランジスタ部
分Ｅに於けるｎ型ＧａＡｓ層２８及びｎ型ＡＩ！ＧａＡ
ｓ層２７のエツチングを行う。
これに依り凹所２８Ａが形成される。
このエツチングに依り除去する部分は図示されているよ
うに一部であっても、或いは、ｎ型ＧａＡｓ層２８及び
ｎ型ＡｎＧａＡｓ層２７の全部であっても良い。
うに一部であっても、或いは、ｎ型ＧａＡｓ層２８及び
ｎ型ＡｎＧａＡｓ層２７の全部であっても良い。
第５図参照
（ｄ） 化学気相堆積（ｃｈｅｍｉｃａ Ｉ ｖａｐ。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、二酸化シリコン（Ｓｉ０２）膜２９を厚さ例
えば３０００ （人〕程度に形成する。
とに依り、二酸化シリコン（Ｓｉ０２）膜２９を厚さ例
えば３０００ （人〕程度に形成する。
（ｅ） 例えば、フッ化水素酸系エツチング液を用いた
ウェット・エツチング法を適用することに依り、フォト
・レジスト膜（図示せず）をマスクとして二酸化シリコ
ン膜２９のバターニングを行い電極コンタクト窓を形成
する。
ウェット・エツチング法を適用することに依り、フォト
・レジスト膜（図示せず）をマスクとして二酸化シリコ
ン膜２９のバターニングを行い電極コンタクト窓を形成
する。
（ｆｌ 前記二酸化シリコン膜２９のパターニングを４
行った際に形成したフォト・レジスｉ・膜をそのまま残
しておき、蒸着法を適用することに依り、Ａ ｕ−Ｇ
ｅ ／ Ａ ｕからなる電極金属膜を形成する。
しておき、蒸着法を適用することに依り、Ａ ｕ−Ｇ
ｅ ／ Ａ ｕからなる電極金属膜を形成する。
（ｇｌ 前記フォト・レジスト１１りを溶解して除去す
ることに依り、前記電極金属膜のリフト・オフに依るバ
ターニングを行い、引続き合金化を行うことに依り、オ
ーミック・コンタクト電極３０゜３１．３２．３３を形
成する。
ることに依り、前記電極金属膜のリフト・オフに依るバ
ターニングを行い、引続き合金化を行うことに依り、オ
ーミック・コンタクト電極３０゜３１．３２．３３を形
成する。
第６図参照
（ｈｌ フォト・レジスト膜３４を形成し、エンハンス
メント型Ｉ・ランジスタ部分Ｅ及びディプレッション型
トランジスタ部分りのそれぞれに於けるゲート電極形成
用の凹所を作成する為の開口３４Ｅ及び３４Ｄを形成す
る。
メント型Ｉ・ランジスタ部分Ｅ及びディプレッション型
トランジスタ部分りのそれぞれに於けるゲート電極形成
用の凹所を作成する為の開口３４Ｅ及び３４Ｄを形成す
る。
＋１１ エッチャントをフッ化水素酸系エツチング液と
するウェット・エツチング法を適用することに依り、フ
ォト・レジスト膜３４をマスクとして二酸化シリコン膜
２９のエツチングを行い、開口２９Ｂ及び２９Ｄを形成
する。
するウェット・エツチング法を適用することに依り、フ
ォト・レジスト膜３４をマスクとして二酸化シリコン膜
２９のエツチングを行い、開口２９Ｂ及び２９Ｄを形成
する。
５
（ＪＩ Ｃ（１！２Ｆ２含有ガスをエッチャントとする
選択ドライ・エツチング法を適用することに依り、フォ
ト・レジスト膜３４をマスクとして、エンハンスメント
型トランジスタ部分Ｅではｎ型ＧａＡｓ層２６の、また
、ディプレッション型トランジスタ部分りではｎ型Ｇａ
Ａｓ層２８のエツチングを行い、凹所３５Ｅ及び３５Ｄ
を形成する。 この場合、エンハンスメント型トランジ
スタ部分Ｅではｎ型Ａ７！ＧａＡｓ層２５が、また、デ
ィプレッション型トランジスタ部分りではｎ型Ａ Ｉ
Ｇ ａ Ａ ｓ層２７がエツチング・ストッパになるこ
とは云うまでもない。
選択ドライ・エツチング法を適用することに依り、フォ
ト・レジスト膜３４をマスクとして、エンハンスメント
型トランジスタ部分Ｅではｎ型ＧａＡｓ層２６の、また
、ディプレッション型トランジスタ部分りではｎ型Ｇａ
Ａｓ層２８のエツチングを行い、凹所３５Ｅ及び３５Ｄ
を形成する。 この場合、エンハンスメント型トランジ
スタ部分Ｅではｎ型Ａ７！ＧａＡｓ層２５が、また、デ
ィプレッション型トランジスタ部分りではｎ型Ａ Ｉ
Ｇ ａ Ａ ｓ層２７がエツチング・ストッパになるこ
とは云うまでもない。
現在、本発明者等が実用化しているエツチング技術に依
ると、ＧａＡｓはＡＩ！ＧａＡｓに対し約２００倍の速
度でエツチングすることができるので、前記のエツチン
グに於いては、ｎ型ＡＮＧａＡｓ電子供給層２５及びｎ
型Ａ１１ＧａＡｓ層２７の表面で自動的に停止すると考
えて良（、その制御性は極めて高い。
ると、ＧａＡｓはＡＩ！ＧａＡｓに対し約２００倍の速
度でエツチングすることができるので、前記のエツチン
グに於いては、ｎ型ＡＮＧａＡｓ電子供給層２５及びｎ
型Ａ１１ＧａＡｓ層２７の表面で自動的に停止すると考
えて良（、その制御性は極めて高い。
第７図参照
６
（ｋｌ フッ化水素酸系エツチング液をエッチャントと
するウェット・エツチング法を適用することに依り、エ
ンハンスメント型トランジスタ部分Ｅではｎ型ＡＪＧａ
Ａｓ層２５の、また、ディプレッション型トランジスタ
部分■〕ではｎ型Ａ６ＧａＡｓ層２７のエツチングを行
い、凹所３５Ｅ及び３５Ｄを深くし、ＧａＡｓ層２４及
び２６の表面を露出させる。
するウェット・エツチング法を適用することに依り、エ
ンハンスメント型トランジスタ部分Ｅではｎ型ＡＪＧａ
Ａｓ層２５の、また、ディプレッション型トランジスタ
部分■〕ではｎ型Ａ６ＧａＡｓ層２７のエツチングを行
い、凹所３５Ｅ及び３５Ｄを深くし、ＧａＡｓ層２４及
び２６の表面を露出させる。
この場合のエツチングは、ｎ型Ａ／ＧａＡｓ層２５及び
ｎ型Ａ６ＧａＡｓ層２７が前記したように３０ Ｃ人〕
の厚さしかなく、極めて）貰いので、その制御性は良好
であり、その下地が薄くてもエツチングが突き抜けてし
まうことはない。尚、ここで適用するエツチング技術と
しては、ドライ・エツチング法を適用することもできる
。
ｎ型Ａ６ＧａＡｓ層２７が前記したように３０ Ｃ人〕
の厚さしかなく、極めて）貰いので、その制御性は良好
であり、その下地が薄くてもエツチングが突き抜けてし
まうことはない。尚、ここで適用するエツチング技術と
しては、ドライ・エツチング法を適用することもできる
。
第８図参照
＋１１ Ｃ（１２Ｆ２含有ガスをエッチャントとする選
択ドライ・エツチング法を適用することに依り、エンハ
ンスメント型トランジスタ部分Ｅで７ ばｎ型ＧａＡｓ層２４の、また、ディプレッション型ト
ランジスタ部分りではｎ型ＧａＡｓ層２６のエツチング
を行い、凹所３５Ｂ及び３５Ｄを更に深くする。尚、こ
のエツチングに対してｎ型Ａｊ！ＧａＡｓ層２３或いは
ｎ型ＡｎＧａＡｓ層２５の表面がストッパになることは
云うまでもない。
択ドライ・エツチング法を適用することに依り、エンハ
ンスメント型トランジスタ部分Ｅで７ ばｎ型ＧａＡｓ層２４の、また、ディプレッション型ト
ランジスタ部分りではｎ型ＧａＡｓ層２６のエツチング
を行い、凹所３５Ｂ及び３５Ｄを更に深くする。尚、こ
のエツチングに対してｎ型Ａｊ！ＧａＡｓ層２３或いは
ｎ型ＡｎＧａＡｓ層２５の表面がストッパになることは
云うまでもない。
第１図参照
（ｍｌ 凹所３５Ｅ及び３５Ｄの形成にマスクとして用
いたフォト・レジスト膜３４をそのまま残した状態で、
例えば蒸着法を適用することに依り、アルミニウム（／
ｌ）膜を厚さ例えば３０００〔人〕程度に形成する。
いたフォト・レジスト膜３４をそのまま残した状態で、
例えば蒸着法を適用することに依り、アルミニウム（／
ｌ）膜を厚さ例えば３０００〔人〕程度に形成する。
（ｎｌ 前記マスクとして用いたフォト・レジスト膜３
４を溶解して除去する。
４を溶解して除去する。
これに依り、前記アルミニウム膜は、所謂、リフト・オ
フ法で選択的に除去され、ショットキ・コンタクト・ゲ
ート電極３６及び３７が形成される。
フ法で選択的に除去され、ショットキ・コンタクト・ゲ
ート電極３６及び３７が形成される。
ここに説明した実施例によれば、閾値電圧Ｖい８
が正確に制御されたＥ／Ｄ構成の半導体装置を容易に得
ることが理解できよう。尚、前記ｎ型ＧａＡｓ層２４、
ｎ型Ａ Ａ！ Ｇ ａ Ａ ｓ層２５、ｎ型ＧａＡｓ層
２６、ｎ型Ａｌ１ＧａＡｓ層２７、ｎ型ＧａＡｓ層２８
等については、その導電型及びドーパント濃度をこの種
の半導体装置に於けるキャップ層としての役割を果たす
範囲で適宜に選択される。
ることが理解できよう。尚、前記ｎ型ＧａＡｓ層２４、
ｎ型Ａ Ａ！ Ｇ ａ Ａ ｓ層２５、ｎ型ＧａＡｓ層
２６、ｎ型Ａｌ１ＧａＡｓ層２７、ｎ型ＧａＡｓ層２８
等については、その導電型及びドーパント濃度をこの種
の半導体装置に於けるキャップ層としての役割を果たす
範囲で適宜に選択される。
第９図は本発明に於ける他の実施例を説明する為の半導
体装置の要部切断側面図であり、第１図乃至第８図に関
して説明した部分と同部分は同記号で指示しである。
体装置の要部切断側面図であり、第１図乃至第８図に関
して説明した部分と同部分は同記号で指示しである。
この半導体装置は、前記説明した実施例の工程（Ｃ１に
相当する工程で、エンハンスメント型トランジスタ部分
Ｅに於けるｎ型ＧａＡｓ層２８及びｎ型Ａ７！ＧａＡｓ
層２７を全て除去した例であり、このようにしても、そ
の後の工程、及び、完成された半導体装置の性能は前記
実施例と変わりないものである。
相当する工程で、エンハンスメント型トランジスタ部分
Ｅに於けるｎ型ＧａＡｓ層２８及びｎ型Ａ７！ＧａＡｓ
層２７を全て除去した例であり、このようにしても、そ
の後の工程、及び、完成された半導体装置の性能は前記
実施例と変わりないものである。
発明の効果
本発明に於ける半導体装置の製造方法では、基９
板上にチャネル層及びキャリヤ供給層となる第１及び第
２の半導体層と、ディプレッション型トランジスタ部分
の闇値電圧制御層及び第２のエツチング停止層となる第
３及び第４の半導体層と、オーミック・コンタクト可能
な層である第５の半導体層と、第１のエツチング停止層
及びオーミック・コンタクト可能な層である第６及び第
７の半導体層とを前記の順に成長させ、次いで、エンハ
ンスメント型トランジスタ部分の形成予定領域に於ける
前記第７及び第６の半導体層を選択的に除去し、次いで
、エンハンスメント型トランジスタ部分に於いては前記
第２の半導体層に且つディプレッション型トランジスタ
部分に於いては前記第４の半導体層にそれぞれ達するゲ
ート電極形成用の凹所を同時に形成し、その後、エンハ
ンスメント型トランジスタ部分及びディプレッション型
トランジスタ部分のゲート電極を同時に形成する工程が
含まれてなることを特徴とする構成、また、基板」−に
順に形成されたチャネル層及びキャリヤ供給層である第
１及び第２の半導体層と、該第２の０ 半導体層上に順に形成されたディプレッション型トラン
ジスタ部分の闇値電圧制御層及び第２のエツチング停止
層である第３及び第４の半導体層と、該第４の半導体層
上に形成されオーミック・コンタクト可能な層である第
５の半導体層と、少なくとも前記ディプレッション型ト
ランジスタ部分に於ける前記第５の半導体層上に順に形
成された第１のエツチング停止層及びオーミック・コン
タクト可能な層である第６及び第７の半導体層と、エン
ハンスメント型トランジスタ部分に形成され表面から前
記第２の半導体層に達するゲート電極形成用の凹所並び
にディプレッション型トランジスタ部分に形成され表面
から前記第４の半導体層に達するゲート電極形成用の凹
所と、該それぞれの凹所内に形成されたエンハンスメン
ト型トランジスタ部分並びにディプレッション型トラン
ジスタ部分の各ゲート電極とを備えてなることを特徴と
する構成を備えている。
２の半導体層と、ディプレッション型トランジスタ部分
の闇値電圧制御層及び第２のエツチング停止層となる第
３及び第４の半導体層と、オーミック・コンタクト可能
な層である第５の半導体層と、第１のエツチング停止層
及びオーミック・コンタクト可能な層である第６及び第
７の半導体層とを前記の順に成長させ、次いで、エンハ
ンスメント型トランジスタ部分の形成予定領域に於ける
前記第７及び第６の半導体層を選択的に除去し、次いで
、エンハンスメント型トランジスタ部分に於いては前記
第２の半導体層に且つディプレッション型トランジスタ
部分に於いては前記第４の半導体層にそれぞれ達するゲ
ート電極形成用の凹所を同時に形成し、その後、エンハ
ンスメント型トランジスタ部分及びディプレッション型
トランジスタ部分のゲート電極を同時に形成する工程が
含まれてなることを特徴とする構成、また、基板」−に
順に形成されたチャネル層及びキャリヤ供給層である第
１及び第２の半導体層と、該第２の０ 半導体層上に順に形成されたディプレッション型トラン
ジスタ部分の闇値電圧制御層及び第２のエツチング停止
層である第３及び第４の半導体層と、該第４の半導体層
上に形成されオーミック・コンタクト可能な層である第
５の半導体層と、少なくとも前記ディプレッション型ト
ランジスタ部分に於ける前記第５の半導体層上に順に形
成された第１のエツチング停止層及びオーミック・コン
タクト可能な層である第６及び第７の半導体層と、エン
ハンスメント型トランジスタ部分に形成され表面から前
記第２の半導体層に達するゲート電極形成用の凹所並び
にディプレッション型トランジスタ部分に形成され表面
から前記第４の半導体層に達するゲート電極形成用の凹
所と、該それぞれの凹所内に形成されたエンハンスメン
ト型トランジスタ部分並びにディプレッション型トラン
ジスタ部分の各ゲート電極とを備えてなることを特徴と
する構成を備えている。
この構成内容から判るように、前記第６及び第７の半導
体層の形成、その選択的除去に起因して、１ Ｅ／Ｄ両モードのトランジスタに於けるゲート電極形成
は１回の工程で済み、この種のＥ／Ｄ構成の半導体装置
に於ける製造工程を短縮することができる。また、ゲー
ト電極部分に於ける凹所の形成には、基本的にはウェッ
ト・エツチングを使用せず、選択ドライ・エツチングで
終了させることができるから、ゲート電極下の活性層厚
を精度良く制御することができ、半導体装置に於ける閾
値電圧のバラツキをウェハ全面に亙り小さく抑えること
が可能である。
体層の形成、その選択的除去に起因して、１ Ｅ／Ｄ両モードのトランジスタに於けるゲート電極形成
は１回の工程で済み、この種のＥ／Ｄ構成の半導体装置
に於ける製造工程を短縮することができる。また、ゲー
ト電極部分に於ける凹所の形成には、基本的にはウェッ
ト・エツチングを使用せず、選択ドライ・エツチングで
終了させることができるから、ゲート電極下の活性層厚
を精度良く制御することができ、半導体装置に於ける閾
値電圧のバラツキをウェハ全面に亙り小さく抑えること
が可能である。
第１図乃至第８図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第９図は本
発明に於ける他の実施例で製造された半導体装置の要部
切断側面図、第１０図は従来技術で製造された半導体装
置の要部切断側面図をそれぞれ表している。 図に於いて、２１は半絶縁性ＧａＡｓ基板、２２はアン
・ドープＧａＡｓチャネル層（第１の半導体層）、２３
はｎ型ＡｎＧａＡｓ電子供給層２ （第２の半導体層）、２４はｎ型ＧａＡｓ層（第３の半
導体層）、２５はｎ型Ａ Ｉ Ｇ ａ Ａ ｓ層（第４
の半導体層）、２６はｎ型Ｇ ａ Ａ ｓ層（第５の半
導体層）、２７はｎ型Ａ＃ＧａＡｓ層（第６の半導体層
）、２８はｎ型Ｇ ａ Ａ ｓ層（第７の半導体層）、
２９は二酸化シリコン膜、２９Ｅ及び２９Ｄは開口、３
０，３］、３２．３３はオーミック・コンタクト電極、
３４はフォト・レジスト膜、３４Ｅ及び３４Ｄは開口、
３５Ｅ及び３５Ｄは凹所、３６及び３７はショットキ・
コンタクト・ゲート電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ３
要所に於ける半導体装置の要部切断側面図、第９図は本
発明に於ける他の実施例で製造された半導体装置の要部
切断側面図、第１０図は従来技術で製造された半導体装
置の要部切断側面図をそれぞれ表している。 図に於いて、２１は半絶縁性ＧａＡｓ基板、２２はアン
・ドープＧａＡｓチャネル層（第１の半導体層）、２３
はｎ型ＡｎＧａＡｓ電子供給層２ （第２の半導体層）、２４はｎ型ＧａＡｓ層（第３の半
導体層）、２５はｎ型Ａ Ｉ Ｇ ａ Ａ ｓ層（第４
の半導体層）、２６はｎ型Ｇ ａ Ａ ｓ層（第５の半
導体層）、２７はｎ型Ａ＃ＧａＡｓ層（第６の半導体層
）、２８はｎ型Ｇ ａ Ａ ｓ層（第７の半導体層）、
２９は二酸化シリコン膜、２９Ｅ及び２９Ｄは開口、３
０，３］、３２．３３はオーミック・コンタクト電極、
３４はフォト・レジスト膜、３４Ｅ及び３４Ｄは開口、
３５Ｅ及び３５Ｄは凹所、３６及び３７はショットキ・
コンタクト・ゲート電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ３
Claims (2)
- （１）基板上にチャネル層及びキャリヤ供給層となる第
１及び第２の半導体層と、ディプレッション型トランジ
スタ部分の闇値電圧制御層及び第２のエツチング停止に
層となる第３及び第４の半導体層と、オーミック・コン
タクト可能な層である第５の半導体層と、第１のエツチ
ング停止層及びオーミック・コンタクト可能な層である
第６及び第７の半導体層とを前記の順に成長させ、次い
で、エンハンスメント型トランジスタ部分の形成予定領
域に於ける前記第７及び第６の半導体層を選択的に除去
し、次いで、エンハンスメント型トランジスタ部分に於
いては前記第２の半導体層に且つディプレッション型ト
ランジスタ部分に於いては前記第４の半導体層にそれぞ
れ達するゲート電極形成用の凹所を同時に形成し、その
後、エンハンスメント型トランジスタ部分及びディプレ
ッション型トランジスタ部分のゲート電極を同時に形成
する工程が含まれてなることを特徴とする半導体装置の
製造方法。 - （２）基板」二に順に形成されたチャネル層及びキャリ
ヤ供給層である第１及び第２の半導体層と、該第２の半
導体層上に順に形成されたディプレッション型トランジ
スタ部分の闇値電圧制御層及び第２のエツチング停止層
である第３及び第４の半導体層と、該第４の半導体層上
に形成されオーミック・コンタクト可能な層である第５
の半導体層と、少なくとも前記ディプレッション型トラ
ンジスタ部分に於ける前記第５の半導体層上に順に形成
された第１のエツチング停止層及びオーミック・コンタ
クト可能な層である第６及び第７の半導体層と、エンハ
ンスメント型トランジスタ部分に形成され表面から前記
第２の半導体層に達するゲート電極形成用の凹所並びに
ディプレッション型トランジスタ部分に形成され表面か
ら前記第４の半導体層に達するゲート電極形成用の凹所
と、該それぞれの凹所内に形成されたエンハンスメント
型トランジスタ部分並びにディプレッション型トランジ
スタ部分の各ゲート電極とを備えてなることを特徴とす
る半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086243A JPS60231368A (ja) | 1984-05-01 | 1984-05-01 | 半導体装置の製造方法 |
| US06/728,080 US4615102A (en) | 1984-05-01 | 1985-04-29 | Method of producing enhancement mode and depletion mode FETs |
| EP85303057A EP0175437B1 (en) | 1984-05-01 | 1985-04-30 | Production of gaas enhancement and depletion mode hemt's |
| DE8585303057T DE3566594D1 (en) | 1984-05-01 | 1985-04-30 | Production of gaas enhancement and depletion mode hemt's |
| KR1019850002915A KR890004456B1 (ko) | 1984-05-01 | 1985-04-30 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086243A JPS60231368A (ja) | 1984-05-01 | 1984-05-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60231368A true JPS60231368A (ja) | 1985-11-16 |
| JPH033935B2 JPH033935B2 (ja) | 1991-01-21 |
Family
ID=13881366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086243A Granted JPS60231368A (ja) | 1984-05-01 | 1984-05-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60231368A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213173A (ja) * | 1986-03-14 | 1987-09-19 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63222462A (ja) * | 1987-03-12 | 1988-09-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS63228673A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | 化合物半導体集積回路装置及びその製造方法 |
| JPH01152674A (ja) * | 1987-12-09 | 1989-06-15 | Fujitsu Ltd | ヘテロ接合電界効果トランジスタ |
| US5021857A (en) * | 1988-11-29 | 1991-06-04 | Fujitsu Limited | Two dimensional electron gas semiconductor device |
| KR100233830B1 (ko) * | 1996-08-28 | 1999-12-01 | 정선종 | 이-메스페트와 디-메스페트 제조용 기판 구조 및 제조방법과 이를 이용한 이-메스페트와 디-메스페트 구조 및 제조방법 |
| US6078067A (en) * | 1996-09-27 | 2000-06-20 | Nec Corporation | Semiconductor device having mutually different two gate threshold voltages |
| US6218685B1 (en) | 1998-01-08 | 2001-04-17 | Matsushita Electronics Corporation | Semiconductor device and method for fabricating the same |
| CN115881808A (zh) * | 2022-12-21 | 2023-03-31 | 南通大学 | 一种大阈值电压的常闭型氮化镓集成器件及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338872A (ja) * | 1986-07-30 | 1988-02-19 | 堂腰 純 | 氷の製法 |
-
1984
- 1984-05-01 JP JP59086243A patent/JPS60231368A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338872A (ja) * | 1986-07-30 | 1988-02-19 | 堂腰 純 | 氷の製法 |
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| US5021857A (en) * | 1988-11-29 | 1991-06-04 | Fujitsu Limited | Two dimensional electron gas semiconductor device |
| KR100233830B1 (ko) * | 1996-08-28 | 1999-12-01 | 정선종 | 이-메스페트와 디-메스페트 제조용 기판 구조 및 제조방법과 이를 이용한 이-메스페트와 디-메스페트 구조 및 제조방법 |
| US6078067A (en) * | 1996-09-27 | 2000-06-20 | Nec Corporation | Semiconductor device having mutually different two gate threshold voltages |
| US6218685B1 (en) | 1998-01-08 | 2001-04-17 | Matsushita Electronics Corporation | Semiconductor device and method for fabricating the same |
| CN115881808A (zh) * | 2022-12-21 | 2023-03-31 | 南通大学 | 一种大阈值电压的常闭型氮化镓集成器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033935B2 (ja) | 1991-01-21 |
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