JPH01835A - フレーム同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一定間隔に特定符号を挿入している信号列を用
いたディジタル通信方式に係り、特にフレーム同期方式
のドロップ・インサージョン（Ｄｒｏｐ　Ｉｎ５ｅｒｔ
ｉｏｎ　）機能に関するものである。

〔従来の技術〕

従来、この種の信号に含まれている補助データ信号は中
継器内のドロップ・インサージョン機能で信号の出し入
れを行っている。

第３図は従来中継器で用いられているドロップ・インサ
ージョン機能の回路構成の一例を示すブロック図である
。

図において、２１は直列・並列変換回路、２２は同期回
路、２３はドロップ・インサージョン回路、２４は並列
・直列変換回路、２５はＮ分周回路である。そして、２
６ａ　、２６ｂはデータ信号を示し、２７ａ、２７ｂ、
２７ｅ　は並列信号、２８は制御信号、２９はクロック
信号、３０．３１　はＮ相のクロック信号を示す。

いま、クロック信号２９からＮ分周回路２５によ）Ｎ相
のクロック信号３０を生成し、このＮ相のクロック信号
３０によυ、伝送路から入力したデータ信号２６ａは直
列・並列変換回路２１でＮ個の並列信号２７ａに分割さ
れ同期回路２２に送出される。この同期回路２２では入
力したデータ信号２６ｍのフレーム信号を検出し、フレ
ームの位置が一定のところになるように制御信号２８で
フィードバックをかけるようになっている。そして、同
期回路２２の出力はドロップ・インサージョン回路２３
で補助データ信号の抜き取シおよび挿入が行なわれた後
、並列・直列変換回路２４で直列信号であるデータ信号
２６ｂに変換し、伝送路に送信される信号となる。この
とき、並列・直列変換回路２４ではＮ分周回路２５で作
ったＮ相のクロック信号３１を用いてインターリーブし
、クロック信号２９でタイミングする。

〔発明が解決しようとする問題点〕

上述した従来のドロップ・インサージョン機能における
並列・直列変換回路２４では、Ｎ分周回路２５で作った
Ｎ相のクロック信号３１を用いてインターリーブし、ク
ロック信号でタイミングするようになっているので、Ｎ
相のクロック信号３１のわずかな遅れ、またはデユーテ
ィのくるいなどでインターリーブが非常に難しいという
問題点があった。

〔問題点を解決するための手段〕

本発明のフレーム同期方式は、一定間隔に特定信号を挿
入している信号列を用いたディジタル通信方式において
、入力のデータ信号を並列信号に変換する直列・並列変
換回路と、この直列・並列変換回路からの並列信号を直
列信号に変換する並列・直列変換回路と、上記直列・並
列変換回路および上記並列・直列変換回路にそれぞれ接
続される第１および第２のＮ分周回路とを備えてなるよ
うにしたものである。

また、本発明の別の発明によるフレーム同期方式は、上
記のものにおいて並列・直列変換回路の前段にメモリ回
路を備えてなるようにしたものである。

〔作用〕

本発明においては、入力されたデータ信号はＮ分周回路
からのＮ相のクロック信号によシ直列・並列変換回路で
Ｎ個の並列信号に変換され同期回路に送出され、この同
期回路では入力したデータ信号のフレーム信号を検出し
、フレームの位置が一定となるように制御信号でフィー
ドバックする。

キして、この同期回路の出力はドロップ・インサージョ
ン回路に入力され、ここで補助データ信号を塩９出すと
とｙ挿入することが行なわれ、その後、並列信号は並列
・直列変換回路で直列化される。また、本発明の別の発
明においては、ドロップ・インサージョン回路の出力に
はバッファメモリ回路があり、Ｎ分周回路により生成さ
れた読み出しクロック信号釦より読み出された並列信号
を並列・直列変換回路で直列信号に変換する。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明によるフレーム同期方式の一実施例を示
すブロック図である。

図において、１は入力のデータ信号を並列信号に変換す
る直列・並列変換回路、２はこの直列・並列変換回路１
の出力である並列信号を入力とする同期回路、３はこの
同期回路２からの並列信号を入力とするドロップ・イン
サージョン回路、４はこのドロップ・インサージョン回
路３の出力である並列信号、すなわち、直列・並列変換
回路１からの並列信号を直列信号に変換する並列・直列
変換回路、５″″および６はそれぞれ直列・並列変換回
路１および並列・直列変換回路４に接続されたＮ分周回
路である。

そして、８ａ、ａｂはデータ信号、９ａ　、　９ｂ　、
　９　ｅは並列信号、１０は同期回路２からＮ分周回路
５゜６にそれぞれ供給される制御信号、１１はクロック
信号、１２ａおよび１２ｂはＮ分周回路５およびＮ分周
回路６からそれぞれ直列・並列変換回路１および並列・
直列変換回路４に供給されるＮ相のクロック信号である
。

つぎにこの第１図に示す実施例の動作を説明する。

まず、クロック信号１１からＮ分周回路５によ）Ｎ相の
クロック信号１２ａを生成し、このＮ相のクロック信号
１２１Ｌにより、入力のデータ信号８ａは直列・並列変
換回路１でＮ個の並列信号９ａに変換され同期回路２に
送出される。そして、この同期回路２では入力したデー
タ信号８ａのフレーム信号を検出し、フレーム位置が一
定となるように制御信号１０でフィードバックをするよ
うになっている。

つぎに、同期回路２の出力はドロップ・インサージョン
回路３に入力され、ここで補助データ信号を取シ出すこ
とと挿入することが行なわれる。

その後、並列信号９Ｃは並列・直列変換回路４で直列化
されるが、ここで、インターリーブするためのＮｉｌの
クロック信号１２ｂはＮ分周回路６によつ１げられる。

そして、７順番にＮ個の並列信号を直流化するためにＮ
分周回路５，６が同期しなければならず、この制御を同
期回路２からの制御信号１０で行うように構成されてい
る。

第２図は本発明の他の実施例を示すブロック図である。

この第２図において第１図と同一符号のものは相当部分
を示し、７はドロップ・インサージョン回路３の出力側
、すなわち、並列・直列変換回路４の前段に設けたバッ
ファメモリ回路（メモリ回路）である。そして、９′Ｃ
は並列信号、１３ａおよび１３ｂはＮ分周回路６からド
ロップ・インサージョン回路３およびメモリ回路７にそ
れぞれ供給される読み出しクロック信号である。

つぎにこの第２図に示す実施例の動作を説明する。

まず、第１図と同一符号の部分の動作は第１図と全く変
わらないので、ここでの説明を省略する。

つぎに、ドロップ・インサージョン回路３の出力側には
メモリ回路γがあシ、クロック信号１１からＮ分周回路
６によシ生成された読み出しクロック信号１３ｂによシ
読み出された並列信号９′ｃは並列・直列変換回路４で
直列信号に変換されるが、Ｎ分周回路６の出力であるＮ
相のクロック信号１２ｂに同期しているため、簡単に直
列変換できる。

〔発明の効果〕

以上の説明から明らかなように、本発明は従来のこの種
の方式に比して消費電力および実装面積が多少増加する
ものの、高周波回路で特に問題となる部品（素子）の動
作速度を抑え、安定な回路を構成することができ、さら
にＬＳＩ化しやすいという効果がある。

【図面の簡単な説明】

第１図は本発明によるフレーム同期方式の一実施例を示
すブロック図、第２図は本発明の他の実施例を示すブロ
ック図、第３図は従来中継器で用いられているドロップ
・インサージョン機能の回路構成の一例を示すブロック
図である。 １・・・・・・直列・並列変換回路、　　４・・・・・
・並列・直列変換回路、　　５，６・・・・・・Ｎ分周
回路、　　γ・・・・・・バッファメモリ回路（メモリ
回路）。

Claims (2)

【特許請求の範囲】
1. （１）一定間隔に特定信号を挿入している信号列を用い
   たディジタル通信方式において、入力のデータ信号を並
   列信号に変換する直列・並列変換回路と、この直列・並
   列変換回路からの並列信号を直列信号に変換する並列・
   直列変換回路と、前記直列・並列変換回路および前記並
   列・直列変換回路にそれぞれ接続される第１および第２
   のＮ分周回路とを備えてなることを特徴とするフレーム
   同期方式。
2. （２）一定間隔に特定信号を挿入している信号列を用い
   たディジタル通信方式において、入力のデータ信号を並
   列信号に変換する直列・並列変換回路と、この直列・並
   列変換回路からの並列信号を直列信号に変換する並列・
   直列変換回路と、前記直列・並列変換回路および前記並
   列・直列変換回路にそれぞれ接続される第１および第２
   のＮ分周回路と、前記並列・直列変換回路の前段に設け
   たメモリ回路とを備えてなることを特徴とするフレーム
   同期方式。