JPS63228761A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63228761A JPS63228761A JP62063014A JP6301487A JPS63228761A JP S63228761 A JPS63228761 A JP S63228761A JP 62063014 A JP62063014 A JP 62063014A JP 6301487 A JP6301487 A JP 6301487A JP S63228761 A JPS63228761 A JP S63228761A
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- Japan
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- electrode
- gate electrode
- opening
- mask
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
二酸化シリコン層トに、介在層によって形成される間隙
を介して形成された金層の幅の狭い開口を介して、真空
蒸着法（点状の蒸発源から直線的に粒子を飛翔させて金
属等を堆積する方法）を使用して、Ｔ型ゲート電極を形
成し、さらに。
を介して形成された金層の幅の狭い開口を介して、真空
蒸着法（点状の蒸発源から直線的に粒子を飛翔させて金
属等を堆積する方法）を使用して、Ｔ型ゲート電極を形
成し、さらに。
このＴ型ゲート電極を直接のマスクとして、金属を堆積
して、ソース電極とドレイン電極とを、自己整合的に形
成する半導体装置の製造方法であり、ゲート長の短いＴ
型ゲート電極とゲート電極に接近してソース電極とドレ
イン電極とを作ることができる。
して、ソース電極とドレイン電極とを、自己整合的に形
成する半導体装置の製造方法であり、ゲート長の短いＴ
型ゲート電極とゲート電極に接近してソース電極とドレ
イン電極とを作ることができる。
本発明は、半導体装置の製造方法の改良に関する。４￥
に、真空蒸着法等すなわち点状の蒸発源から直線的に粒
子を飛翔させて金属等を堆積する手法を使用して、ＨＥ
ＭＴ等の電界効果トランジスタのゲート電極を、ゲート
長の短いＴ型ゲート電極とし、このＴ型ゲート電極をマ
スクとして、自己整合的にソース電極とドレイン電極と
を形成するようにする半導体装置の製造方法の改良に関
する。
に、真空蒸着法等すなわち点状の蒸発源から直線的に粒
子を飛翔させて金属等を堆積する手法を使用して、ＨＥ
ＭＴ等の電界効果トランジスタのゲート電極を、ゲート
長の短いＴ型ゲート電極とし、このＴ型ゲート電極をマ
スクとして、自己整合的にソース電極とドレイン電極と
を形成するようにする半導体装置の製造方法の改良に関
する。
従来技術に係るＨＥＭＴ等電界効果トランジスタの製造
工程について説明する。
工程について説明する。
第８図参照
例えば、半絶縁性ガリウムヒ素基板１上に、活性層をな
すＨＥＭＴ層、ｎ型ガリウムヒ素層３２を形成する。
すＨＥＭＴ層、ｎ型ガリウムヒ素層３２を形成する。
素子分離用マスク３を形成した後、酸素イオン等をイオ
ン注入する等して素子領域を囲む領域を絶縁物４に転換
する。
ン注入する等して素子領域を囲む領域を絶縁物４に転換
する。
第９図参照
素子分離用マスク３を除去して、二酸化シリコン層５を
形成した後、ソースφドレイン電極に開口を有するレジ
スト膜６を形成する。
形成した後、ソースφドレイン電極に開口を有するレジ
スト膜６を形成する。
第１０図参照
レジスト膜６をマスクとして二酸化シリコン層５をエツ
チングし、その後、金／金ゲルマニウム膜７を真空蒸着
する。
チングし、その後、金／金ゲルマニウム膜７を真空蒸着
する。
第１１図参照
レジスト膜６を除去してソース電極８とドレイン電極９
とを残置形成する。
とを残置形成する。
第１２図参照
ゲート電極用レジストパターンｌＯを形成し、これを介
して二酸化シリコン層５をエツチングし、その後、アル
ミニウム膜１１を真空蒸着で形成する。
して二酸化シリコン層５をエツチングし、その後、アル
ミニウム膜１１を真空蒸着で形成する。
第１３図参照
レジストマスク１０を除去して、ゲート電極１２を形成
する。
する。
電界効果トランジスタの動作速度は、ゲート長に逆比例
するため、ゲート長を極力短くする努力がなされている
。この努力の一環として、ゲート電極をＴ型ゲート電極
にする技術が開発された。
するため、ゲート長を極力短くする努力がなされている
。この努力の一環として、ゲート電極をＴ型ゲート電極
にする技術が開発された。
しかし、Ｔ型ゲート電極を製造することは必ずしも容易
ではなく、より優れたＴ型ゲート電極の製造方法の開発
が望まれていた。
ではなく、より優れたＴ型ゲート電極の製造方法の開発
が望まれていた。
また、電界効果トランジスタにおいては、ゲート長のみ
ならず、ソース・ドレイン間の距離も糧力短くすること
が動作速度向上のために求められている。この要請を実
現するためには、自己整合手技術が有効であることが知
られているが、上記の例を含めて、従来この種の電界効
果トランジスタの製造方法において、自己整合法が有効
に使用されてはいない、そこで、自己整合法を使用して
、ソースφドレイン電極を製造する方法の開発が望まれ
ていた。
ならず、ソース・ドレイン間の距離も糧力短くすること
が動作速度向上のために求められている。この要請を実
現するためには、自己整合手技術が有効であることが知
られているが、上記の例を含めて、従来この種の電界効
果トランジスタの製造方法において、自己整合法が有効
に使用されてはいない、そこで、自己整合法を使用して
、ソースφドレイン電極を製造する方法の開発が望まれ
ていた。
本発明の目的は、これらの要請に応えることにあり、Ｔ
型ゲート電極を有する電界効果トランジスタの製造方法
において、自己整合法を使用して、ソース・ドレイン電
極を製造する工程を有する半導体装この製造方法を提供
することにある。
型ゲート電極を有する電界効果トランジスタの製造方法
において、自己整合法を使用して、ソース・ドレイン電
極を製造する工程を有する半導体装この製造方法を提供
することにある。
ｌ−記の目的を達成するために本発明が採った１段は、
活性層（２）を形成した後、二酸化シリコン層（５）と
介在層（１３）とを形成し、金属層（１５）を形成し、 この金属層（１５）に幅の狭い開口（２１）を形成し、 この開１：１（２１）を介して、介在層（１３）に等方
性エツチングをなし、 前記の開口（２１）を介して、二酸化シリコン層（５）
に異方性エツチングをなし、 ＋ｔｉｆ記の開口（２１）を介して金属を真空７Ａ着し
てＴ型ゲート電極（１８）を形成し１ 前記の介在層（１３）を除去した後、Ｔ型ゲート電極（
１８）をマスクとして二酸化シリコン層（５）を除去し
、 Ｔ型ゲート電極（１８）をマスクとして、自己整合的に
ソース電極（１９）とドレイン電極（２０）とを形成す
ることにある。
介在層（１３）とを形成し、金属層（１５）を形成し、 この金属層（１５）に幅の狭い開口（２１）を形成し、 この開１：１（２１）を介して、介在層（１３）に等方
性エツチングをなし、 前記の開口（２１）を介して、二酸化シリコン層（５）
に異方性エツチングをなし、 ＋ｔｉｆ記の開口（２１）を介して金属を真空７Ａ着し
てＴ型ゲート電極（１８）を形成し１ 前記の介在層（１３）を除去した後、Ｔ型ゲート電極（
１８）をマスクとして二酸化シリコン層（５）を除去し
、 Ｔ型ゲート電極（１８）をマスクとして、自己整合的に
ソース電極（１９）とドレイン電極（２０）とを形成す
ることにある。
本発明は、第１４図に示すように、二酸化シリコン層５
上に、介在層１３によって形成される間隙を介して形成
された金層１５の幅の狭い開口２１を介して、真空薄着
法（点状の蒸発源から直線的に粒子を飛翔させて金属等
を堆積する方法）を使用して、Ｔ型ゲート電極１８を形
成し、さらに、このＴ型ゲート電極１８を直接のマスク
として、金属を堆積して、ソース電極１８とドレイン電
極２０とを、自己整合的に形成する半導体装置の製造方
法であり、ゲート長の短いＴ型ゲート電極１８とゲート
電極１８に接近してソース電極１９とドレイン電極２０
とを作ることができる。
上に、介在層１３によって形成される間隙を介して形成
された金層１５の幅の狭い開口２１を介して、真空薄着
法（点状の蒸発源から直線的に粒子を飛翔させて金属等
を堆積する方法）を使用して、Ｔ型ゲート電極１８を形
成し、さらに、このＴ型ゲート電極１８を直接のマスク
として、金属を堆積して、ソース電極１８とドレイン電
極２０とを、自己整合的に形成する半導体装置の製造方
法であり、ゲート長の短いＴ型ゲート電極１８とゲート
電極１８に接近してソース電極１９とドレイン電極２０
とを作ることができる。
以下、図面を参照しつ−、本発明の一実施例に係る゛衿
導体装この製造方法についてさらに説明する。
導体装この製造方法についてさらに説明する。
第２図参照
例えば、半絶縁性ガリウムヒ素基板ｌ上に、活性層をな
すＨＥＭＴ層、ｎ型ガリウムヒ素層等２を形成する。
すＨＥＭＴ層、ｎ型ガリウムヒ素層等２を形成する。
二酸化シリコン膜５を３，０００人厚に形成し。
フォトレジスト膜１３を形成し、遠紫外線照射をなして
乾燥・硬化する。
乾燥・硬化する。
第３図参照
チタン層（５００人厚）１４と金層（４，０００人厚）
１５とを形成した後、ゲート電極形成用フォトレジスト
マスク１Ｂを形成する。このゲート電極形成用フォトレ
ジストマスク１６の開口幅は約０．５ル■である。
１５とを形成した後、ゲート電極形成用フォトレジスト
マスク１Ｂを形成する。このゲート電極形成用フォトレ
ジストマスク１６の開口幅は約０．５ル■である。
第４図参照 。
ゲート電極形成用フォトレジストマスク１６を使用して
アルゴンミリングをなして金層１５に開［１２１を形成
する。この開口２１はゲート電極形成用フォトレジスト
マスク１Ｂの開口幅よりかなり小さくなり、約０．２５
ｇ腸で形成される。
アルゴンミリングをなして金層１５に開［１２１を形成
する。この開口２１はゲート電極形成用フォトレジスト
マスク１Ｂの開口幅よりかなり小さくなり、約０．２５
ｇ腸で形成される。
第５図参照
等方性ドライエツチングをなして、チタン層１４とフォ
トレジストｆｉ１３とに開口を形成した後。
トレジストｆｉ１３とに開口を形成した後。
金層１５の開口２１（幅の狭い開口）を介して異方性ド
ライエツチングをなして、二酸化シリコン層５に幅の狭
い開口（開口２１の幅と同一の幅の開口）を形成する。
ライエツチングをなして、二酸化シリコン層５に幅の狭
い開口（開口２１の幅と同一の幅の開口）を形成する。
第６図参照
真空蒸着法（点状の蒸発源から直線的に粒子を飛翔させ
て金属等を堆積する方法）を使用して、チタン／白金／
金層１７を形成する。このチタン／白金／金層１７は、
開口内においては、図示するように、Ｔ型となる。
て金属等を堆積する方法）を使用して、チタン／白金／
金層１７を形成する。このチタン／白金／金層１７は、
開口内においては、図示するように、Ｔ型となる。
第７図参照
フォトレジストＭ１３を溶解して、Ｔ型ゲート電極１８
を残置形成する。このＴ型ゲート電極１８のゲートａは
二酸化シリコン層５の幅の狭い開口（開口２１の幅と同
一の幅の開口）によって規定されるため、極めて短くな
る。
を残置形成する。このＴ型ゲート電極１８のゲートａは
二酸化シリコン層５の幅の狭い開口（開口２１の幅と同
一の幅の開口）によって規定されるため、極めて短くな
る。
第１図参照
二酸化シリコン層５を除去した後、Ｔ型ゲート′市極１
８をマスクとして、金ゲルマニウム／ニッケル／金層を
形成した後、これをパターニングして、ソース電極１９
とドレイン電極２０とを形成する。
８をマスクとして、金ゲルマニウム／ニッケル／金層を
形成した後、これをパターニングして、ソース電極１９
とドレイン電極２０とを形成する。
以にの工程をもって製造した電界効果トランジスタのゲ
ート電極１８はＴ型ゲート電極であり、そのゲート長は
極めて小さく、しかも、ソース屯極１９とドレイン電極
２０とはＴ型ゲート電極１８をマスクとして自己整合的
に形成されているので、ゲート電極１８とソース電極１
３との距離と、ゲート電極１８とドレイン電極２０との
距離とは、極めて小さくされている。
ート電極１８はＴ型ゲート電極であり、そのゲート長は
極めて小さく、しかも、ソース屯極１９とドレイン電極
２０とはＴ型ゲート電極１８をマスクとして自己整合的
に形成されているので、ゲート電極１８とソース電極１
３との距離と、ゲート電極１８とドレイン電極２０との
距離とは、極めて小さくされている。
以」二説明せるとおり、本発明においては半導体装置の
製造方法においては、二酸化シリコン層上に、介在層に
よって形成される間隙を介して形成された金属層の幅の
狭い開口を介して、真空ＡＩｉ法（点状の蒸発源から直
線的に粒子を飛翔させて金属等を堆積する方法）を使用
して、Ｔ型ゲート電極を形成し、さらに、このＴ型ゲー
ト電極を直接のマスクとして、金属を堆積して、ソース
電極とドレイン電極とを、自己整合的に形成することと
されているので、Ｔｆｉゲート電極のゲート長は短かく
なり、ゲート電極に接近してソース電極とドレイン電極
とが作られる。
製造方法においては、二酸化シリコン層上に、介在層に
よって形成される間隙を介して形成された金属層の幅の
狭い開口を介して、真空ＡＩｉ法（点状の蒸発源から直
線的に粒子を飛翔させて金属等を堆積する方法）を使用
して、Ｔ型ゲート電極を形成し、さらに、このＴ型ゲー
ト電極を直接のマスクとして、金属を堆積して、ソース
電極とドレイン電極とを、自己整合的に形成することと
されているので、Ｔｆｉゲート電極のゲート長は短かく
なり、ゲート電極に接近してソース電極とドレイン電極
とが作られる。
第１図は、本発明の一実施例に係る半導体装置の製造方
法を実施して製造した電界効果トランジスタの断面図で
ある。 第２〜７図は、本発明の一実施例に係る半導体装置の製
造工程図である。 第８〜１３図は、従来技術に係る電界効果トランジスタ
の製造工程図である。 第１４図は２本発明の作用説明図である。 １・・拳半絶縁性ガリウムヒ素基板 ２・・争活性層、 ３・・・素子分離用マスク、 ４１・絶縁物、 ５・φ拳二酸化シリコン層、 ６１・レジスト膜、 ７・−−金／金ゲルマニウム膜、 ８争・争ソース電極、 ９命Φ・ドレイン電極、 １０−・ｅゲート電極用レジストマスク、１１− ＠番
アルミニウム膜、 １２・φ・ゲート電極。 １３・・拳介在層、 １４・参会チタン層、 １５・・・金層、 １６・・・レジスト膜、 １７・・・金属層（チタン／白金／金り 。 １８ ・ 争 ・ Ｔｙ！Ｉｉ ゲ − ［ｉ
極 、１９ΦΦ拳ソース電極。 ２０拳命・ドレイン電極、 ２１Ｉ＋・・輻の狭い開口。 第８図 従来技術 第９図 第１０凶 第１１図 第１２図 第１３図
法を実施して製造した電界効果トランジスタの断面図で
ある。 第２〜７図は、本発明の一実施例に係る半導体装置の製
造工程図である。 第８〜１３図は、従来技術に係る電界効果トランジスタ
の製造工程図である。 第１４図は２本発明の作用説明図である。 １・・拳半絶縁性ガリウムヒ素基板 ２・・争活性層、 ３・・・素子分離用マスク、 ４１・絶縁物、 ５・φ拳二酸化シリコン層、 ６１・レジスト膜、 ７・−−金／金ゲルマニウム膜、 ８争・争ソース電極、 ９命Φ・ドレイン電極、 １０−・ｅゲート電極用レジストマスク、１１− ＠番
アルミニウム膜、 １２・φ・ゲート電極。 １３・・拳介在層、 １４・参会チタン層、 １５・・・金層、 １６・・・レジスト膜、 １７・・・金属層（チタン／白金／金り 。 １８ ・ 争 ・ Ｔｙ！Ｉｉ ゲ − ［ｉ
極 、１９ΦΦ拳ソース電極。 ２０拳命・ドレイン電極、 ２１Ｉ＋・・輻の狭い開口。 第８図 従来技術 第９図 第１０凶 第１１図 第１２図 第１３図
Claims (1)
- 【特許請求の範囲】 活性層（２）を形成した後、二酸化シリコン層（５）を
形成し、さらに、介在層（１３）を形成し、 チタン層（１４）と金層（１５）とを形成し、前記金層
（１５）に幅の狭い開口（２１）を形成し、 該開口（２１）を介して、前記チタン層（１４）と前記
介在層（１３）とに等方性エッチングをなし、前記開口
（２１）を介して、前記二酸化シリコン層（５）に異方
性エッチングをなし、 前記開口（２１）を介して金属を真空蒸着してＴ型ゲー
ト電極（１８）を形成し、 前記介在層（１３）を除去した後、前記Ｔ型ゲート電極
（１８）をマスクとして前記二酸化シリコン層（５）を
除去し、 前記Ｔ型ゲート電極（１８）をマスクとして、自己整合
的にソース電極（１９）とドレイン電極（２０）とを形
成する ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063014A JPS63228761A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063014A JPS63228761A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228761A true JPS63228761A (ja) | 1988-09-22 |
Family
ID=13217041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62063014A Pending JPS63228761A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228761A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110751A (en) * | 1990-02-26 | 1992-05-05 | Rohm Co., Ltd. | Method of manufacturing a compound semiconductor device |
| US5270228A (en) * | 1991-02-14 | 1993-12-14 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating gate electrode in recess |
| US6784036B2 (en) * | 2001-10-30 | 2004-08-31 | Fujitsu Limited | Method for making semiconductor device |
-
1987
- 1987-03-18 JP JP62063014A patent/JPS63228761A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110751A (en) * | 1990-02-26 | 1992-05-05 | Rohm Co., Ltd. | Method of manufacturing a compound semiconductor device |
| US5270228A (en) * | 1991-02-14 | 1993-12-14 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating gate electrode in recess |
| US6784036B2 (en) * | 2001-10-30 | 2004-08-31 | Fujitsu Limited | Method for making semiconductor device |
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