JPS6146074A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6146074A JPS6146074A JP59168661A JP16866184A JPS6146074A JP S6146074 A JPS6146074 A JP S6146074A JP 59168661 A JP59168661 A JP 59168661A JP 16866184 A JP16866184 A JP 16866184A JP S6146074 A JPS6146074 A JP S6146074A
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- JP
- Japan
- Prior art keywords
- gate electrode
- resist film
- electrode
- film
- coated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に電界効果トランジスタＣＦＥ
Ｔ）の電極形成の製造方法に関するものである。
Ｔ）の電極形成の製造方法に関するものである。
最近ガリウム砒素（ＧａＡｓ） Ｆ Ｅ Ｔ及びその集
積回路の特性として、高速、高利得が要求されており、
これらの特性を実現するためには、ＦＥＴの素子の微細
化が必要とされる。
積回路の特性として、高速、高利得が要求されており、
これらの特性を実現するためには、ＦＥＴの素子の微細
化が必要とされる。
通常電極配置はソース電極とゲート電極間の電気抵抗を
小にして周波数特性や利得を上げるとともに、又ドレイ
ン電極とゲート電極間は印加される電圧に対し耐圧を有
する間隔が必要である。
小にして周波数特性や利得を上げるとともに、又ドレイ
ン電極とゲート電極間は印加される電圧に対し耐圧を有
する間隔が必要である。
このような構造を有する電極の形成については、例えば
高解像度のりソグラフィである電子ビーム露光法の利用
や、セルフアライメント法による電極形成法が行われて
いるが、一般に電極形成は、ソース電極とドレイン電極
を形成した後に、再度他のマスクを用いて、先に形成さ
れた両電極の間にゲート電極を形成するために、その結
果、ソース電極とゲート電極及びゲート電極とドレイン
電極の間隔を基板面内で或いは基板毎に正確に制御する
ことは困難であった。
高解像度のりソグラフィである電子ビーム露光法の利用
や、セルフアライメント法による電極形成法が行われて
いるが、一般に電極形成は、ソース電極とドレイン電極
を形成した後に、再度他のマスクを用いて、先に形成さ
れた両電極の間にゲート電極を形成するために、その結
果、ソース電極とゲート電極及びゲート電極とドレイン
電極の間隔を基板面内で或いは基板毎に正確に制御する
ことは困難であった。
一方セルファライメント法による電極形成法では、微少
なソース電極とゲート電極及びゲート電極とドレイン電
極の間隔を比較的高精度に形成することが可能であるが
、ソース電極とゲート電極間隔を小にして、ゲート電極
とドレイン電極の間隔を耐圧を考慮した適当な間隔で形
成する、所謂非対称の電極の形成は困難であり、これら
の適切な電極の相互間隔を有する電極形成法が望まれて
いる。
なソース電極とゲート電極及びゲート電極とドレイン電
極の間隔を比較的高精度に形成することが可能であるが
、ソース電極とゲート電極間隔を小にして、ゲート電極
とドレイン電極の間隔を耐圧を考慮した適当な間隔で形
成する、所謂非対称の電極の形成は困難であり、これら
の適切な電極の相互間隔を有する電極形成法が望まれて
いる。
第２図（ａ）〜第２図（Ｃ）はＦＥＴの従来の製造工程
の概要を説明する断面図であるが、第２図（ａ）でＧａ
Ａｓの半絶縁性基板１があり、その表面にＮ型のＧａＡ
ｓ層２を厚さが０．４μｍ程度形成し、その上に窒化シ
リコンＢ’Ａ３を厚みが０．３μｍ程度を形成して、更
にその上にレジスト膜４を被着して、ソース、ドレイン
の各電極領域をパターニングする。
の概要を説明する断面図であるが、第２図（ａ）でＧａ
Ａｓの半絶縁性基板１があり、その表面にＮ型のＧａＡ
ｓ層２を厚さが０．４μｍ程度形成し、その上に窒化シ
リコンＢ’Ａ３を厚みが０．３μｍ程度を形成して、更
にその上にレジスト膜４を被着して、ソース、ドレイン
の各電極領域をパターニングする。
第２図（ｂｌは、窒化シリコン膜３を工・ノチングした
後に、金ゲルマウム（ＡｕＧｅ）２００人と金３０００
人とでなるＡｕＧｅ／ Ａｕ膜５を蒸着により被膜した
ものであって、この金ゲルマウム、金（＾ｕＧｅ／Ａｕ
）によりドレイン電極６とソース電極７が形成される。
後に、金ゲルマウム（ＡｕＧｅ）２００人と金３０００
人とでなるＡｕＧｅ／ Ａｕ膜５を蒸着により被膜した
ものであって、この金ゲルマウム、金（＾ｕＧｅ／Ａｕ
）によりドレイン電極６とソース電極７が形成される。
第２ｍｔｃ＋はレジスト膜４とその上に被着したＡｕＧ
ｅ／＾Ｕ膜５をアセトン液中で超音波により剥離した後
に、ゲート電極を形成するために、レジスト膜８を被着
してゲート電極を形成する位置のレジスト膜にパターニ
ング、エツチングによりゲート電極部が開口され、この
開口部にアルミニューム（ＡＩ） ９を蒸着してゲー
ト電極を形成したものであるが、このパターニングの際
のゲート位置の位置決めは、顕微鏡を使用して目視で行
われ、アライナ−により基板上で位置ぎめが行われる。
ｅ／＾Ｕ膜５をアセトン液中で超音波により剥離した後
に、ゲート電極を形成するために、レジスト膜８を被着
してゲート電極を形成する位置のレジスト膜にパターニ
ング、エツチングによりゲート電極部が開口され、この
開口部にアルミニューム（ＡＩ） ９を蒸着してゲー
ト電極を形成したものであるが、このパターニングの際
のゲート位置の位置決めは、顕微鏡を使用して目視で行
われ、アライナ−により基板上で位置ぎめが行われる。
又、最近開発されたセルフアライメント法の一例として
、最初に＾ｌの電極を基板上に形成しておき、これに酸
化シリコン膜を形成して、ゲート電極の両端部の所定の
長さに酸化シリコンの長さを残しておいて、残りの酸化
シエリコンはドライエツチングによって除去した後に、
全表面にＡｕＧｅ／＾Ｕ膜を被着し、その後酸化シリコ
ンの上のＡｕＧｅ／Ａｕ１ｌを除去することにより、自
動的に酸化シリコンの長さに相当するゲート電極とソー
ス電極及びドレイン電極との間隔が決定される方法であ
るが、いずれも製造工程の複雑性と電極の位置決めの精
度について問題がある。
、最初に＾ｌの電極を基板上に形成しておき、これに酸
化シリコン膜を形成して、ゲート電極の両端部の所定の
長さに酸化シリコンの長さを残しておいて、残りの酸化
シエリコンはドライエツチングによって除去した後に、
全表面にＡｕＧｅ／＾Ｕ膜を被着し、その後酸化シリコ
ンの上のＡｕＧｅ／Ａｕ１ｌを除去することにより、自
動的に酸化シリコンの長さに相当するゲート電極とソー
ス電極及びドレイン電極との間隔が決定される方法であ
るが、いずれも製造工程の複雑性と電極の位置決めの精
度について問題がある。
上記従来の製造方法ではソース電極とドレイン電極を形
成した後に、再度別のマスクを用いてゲート電極を形成
するために、ソース電極とゲート電極及びゲート電極と
ドレイン電極の間隔を再現性が良く正確に制御すること
は困難であるし、又セルフアライメント法による電極形
成法は、ソース電極とゲート電極間隔を小にして、ゲー
ト電極とドレイン電極の間隔が適当に大きな間隔で形成
して非対称に形成することが困難であるという問題点が
ある。
成した後に、再度別のマスクを用いてゲート電極を形成
するために、ソース電極とゲート電極及びゲート電極と
ドレイン電極の間隔を再現性が良く正確に制御すること
は困難であるし、又セルフアライメント法による電極形
成法は、ソース電極とゲート電極間隔を小にして、ゲー
ト電極とドレイン電極の間隔が適当に大きな間隔で形成
して非対称に形成することが困難であるという問題点が
ある。
本発明は上記間Ｂ点を解消したＦＥＴの電極形成方法を
提供するもので、その手段は、半導体基板のチャンネル
層上に絶縁膜を形成して、該絶縁膜上でソース電極、ド
レイン電極、及びゲート電極を形成する位置に、同一マ
スクで同時にパターニングして開口した後、該ゲート電
極の位置を有機レジスト膜で被覆して該ソース電極と該
ドレイン電極用金属を被着し、次に全面に有機レジスト
膜を塗布して表面を平坦化して、上記絶縁膜の高さ迄ド
ライエツチングを行ない、次に該ゲート電極領域のレジ
スト膜を除去して、全面に、ゲート電極用金属を被着し
た後にその表面に有機レジスト膜で被覆して、その表面
を平坦化した後、上記絶縁膜の高さ迄ドライエツチング
を行ってゲート電極を形成することを特徴とする半導体
装置の製造方法によって達成できる。
提供するもので、その手段は、半導体基板のチャンネル
層上に絶縁膜を形成して、該絶縁膜上でソース電極、ド
レイン電極、及びゲート電極を形成する位置に、同一マ
スクで同時にパターニングして開口した後、該ゲート電
極の位置を有機レジスト膜で被覆して該ソース電極と該
ドレイン電極用金属を被着し、次に全面に有機レジスト
膜を塗布して表面を平坦化して、上記絶縁膜の高さ迄ド
ライエツチングを行ない、次に該ゲート電極領域のレジ
スト膜を除去して、全面に、ゲート電極用金属を被着し
た後にその表面に有機レジスト膜で被覆して、その表面
を平坦化した後、上記絶縁膜の高さ迄ドライエツチング
を行ってゲート電極を形成することを特徴とする半導体
装置の製造方法によって達成できる。
本発明は同一マスクを使用してＦＥＴのソース電極、ド
レイン電極、ゲート電極の位置を同時にパターニングす
ること、及び段差をレジストで平坦化してイオンビーム
エツチング電極金属を加工することを利用して、ソース
電極とゲート電極の間隔が小さく、ゲート電極にドレイ
ン電極の間隔を耐圧を考慮した適当な間隔で形成する、
所謂非対称形ＦＥＴを高精度微細寸法で再現性良く製造
できるように考慮がなされている。
レイン電極、ゲート電極の位置を同時にパターニングす
ること、及び段差をレジストで平坦化してイオンビーム
エツチング電極金属を加工することを利用して、ソース
電極とゲート電極の間隔が小さく、ゲート電極にドレイ
ン電極の間隔を耐圧を考慮した適当な間隔で形成する、
所謂非対称形ＦＥＴを高精度微細寸法で再現性良く製造
できるように考慮がなされている。
第１図（ａ）〜第１図（８）は、本発明の詳細な説明す
る断面図であるが、第１図（ａ）は、半絶縁性基板１１
の上にＮ型のＧａＡｓ半導体層１２があり、その上に窒
化シリコン膜１３を０．３μｍ程度の厚みに形成して、
更にその上にレジス）ｌＩ＊１４で被覆したものである
。
る断面図であるが、第１図（ａ）は、半絶縁性基板１１
の上にＮ型のＧａＡｓ半導体層１２があり、その上に窒
化シリコン膜１３を０．３μｍ程度の厚みに形成して、
更にその上にレジス）ｌＩ＊１４で被覆したものである
。
第１図（′ｂ）は、レジスト膜１４をパターニングによ
り、窒化シリコン膜１３にソース電極、ドレイン電極、
ゲート電極領域を同時にエツチングして開口した後に、
ゲート電極位置にレジスト膜１４を被覆して、表面全体
に蒸着法によって、Ａｕ／ＡｕＧｅ １５を０．３μｍ
程度の厚みに形成し、次に全面に５μｍ程度のかなり厚
いレジスト膜１６を被覆するが、この厚いレジスト膜１
６０目的は窒化シリコン膜１３や、レジスト膜１４によ
る凹凸を平坦化し、イオンエツチングをした際に全面が
平均してエツチングがなされるように考慮されたもので
ある。
り、窒化シリコン膜１３にソース電極、ドレイン電極、
ゲート電極領域を同時にエツチングして開口した後に、
ゲート電極位置にレジスト膜１４を被覆して、表面全体
に蒸着法によって、Ａｕ／ＡｕＧｅ １５を０．３μｍ
程度の厚みに形成し、次に全面に５μｍ程度のかなり厚
いレジスト膜１６を被覆するが、この厚いレジスト膜１
６０目的は窒化シリコン膜１３や、レジスト膜１４によ
る凹凸を平坦化し、イオンエツチングをした際に全面が
平均してエツチングがなされるように考慮されたもので
ある。
第１図（Ｃ１は、レジスト膜１６とＡｕ／ＡｕＧｅ １
５とレジストＢｆＡ１４を順次表面から矢印のように、
窒化シリコン膜が露出する迄イオンエツチングした後、
残ったレジスト膜１４を剥離した状態を示したものであ
り、この工程では、Ａｕ／ＡｕＧｅの合金化、ソース電
極とドレイン電極間の電流測定、及びゲート電極開口部
のＧａＡｓ層の浅い化学エツチングも行われる。
５とレジストＢｆＡ１４を順次表面から矢印のように、
窒化シリコン膜が露出する迄イオンエツチングした後、
残ったレジスト膜１４を剥離した状態を示したものであ
り、この工程では、Ａｕ／ＡｕＧｅの合金化、ソース電
極とドレイン電極間の電流測定、及びゲート電極開口部
のＧａＡｓ層の浅い化学エツチングも行われる。
第１図（ｄｌは、表面にゲート電極となるアルミニュー
ム２０を蒸着して、その上に表面が平坦になる程度にか
なり厚いレジスト膜２１を３μｍ程度に被着したもので
ある。
ム２０を蒸着して、その上に表面が平坦になる程度にか
なり厚いレジスト膜２１を３μｍ程度に被着したもので
ある。
第１図（ａ）は、厚いレジスト膜を上記と同様にイオン
ビームエツチングを行ない、レジストＩＰＪ２１とアル
ミニューム２０をエツチング除去したものであって、こ
れによりＦＥＴのソース電挽１７、ドレイン電極１８、
ゲート電極２２が正確な位置に形成できる。
ビームエツチングを行ない、レジストＩＰＪ２１とアル
ミニューム２０をエツチング除去したものであって、こ
れによりＦＥＴのソース電挽１７、ドレイン電極１８、
ゲート電極２２が正確な位置に形成できる。
以上詳細に説明したように本発明によるＦＥＴの製造方
法を採用することにより、ＦＥＴが容易且つ高精度で製
造することができ効果大なるものがある。
法を採用することにより、ＦＥＴが容易且つ高精度で製
造することができ効果大なるものがある。
第１図は本発明の製造工程を説明する断面図、第２図は
従来の製造工程を説明する断面図である。 図において、１１は半絶縁性基板、１２はＮ型のＧａＡ
ｓ半導体眉、１３は窒化シリコン膜、１４はレジスト１
１Ａ、１５はＡｕ／ＡｕＧｅ ％ １６はレジストＨ臭
、１７はソース電極、１８はドレイン電極、１９はゲー
ト電極の開口部、２０はアルミニューム、２１はレジス
ト膜、２２はゲー）Ｉｔ極をそれぞれ示している。 第１図
従来の製造工程を説明する断面図である。 図において、１１は半絶縁性基板、１２はＮ型のＧａＡ
ｓ半導体眉、１３は窒化シリコン膜、１４はレジスト１
１Ａ、１５はＡｕ／ＡｕＧｅ ％ １６はレジストＨ臭
、１７はソース電極、１８はドレイン電極、１９はゲー
ト電極の開口部、２０はアルミニューム、２１はレジス
ト膜、２２はゲー）Ｉｔ極をそれぞれ示している。 第１図
Claims (1)
- 半導体基板のチャンネル層上に絶縁膜を形成して、該絶
縁膜上でソース電極、ドレイン電極、及びゲート電極を
形成する位置に、同一マスクで同時にパターニングして
開口した後、該ゲート電極の位置を有機レジスト膜で被
覆して該ソース電極と該ドレイン電極用金属を被着し、
次に全面に有機レジスト膜を塗布して表面を平坦化して
、上記絶縁膜の高さ迄ドライエッチングを行ない、次に
該ゲート電極領域のレジスト膜を除去して、全面に、ゲ
ート電極用金属を被着した後にその表面に有機レジスト
膜で被覆して、その表面を平坦化した後、上記絶縁膜の
高さ迄ドライエッチングを行ってゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168661A JPS6146074A (ja) | 1984-08-10 | 1984-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168661A JPS6146074A (ja) | 1984-08-10 | 1984-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146074A true JPS6146074A (ja) | 1986-03-06 |
Family
ID=15872155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59168661A Pending JPS6146074A (ja) | 1984-08-10 | 1984-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146074A (ja) |
-
1984
- 1984-08-10 JP JP59168661A patent/JPS6146074A/ja active Pending
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