JPS63231632A - プライオリテイエンコ−ダ - Google Patents
プライオリテイエンコ−ダInfo
- Publication number
- JPS63231632A JPS63231632A JP6608287A JP6608287A JPS63231632A JP S63231632 A JPS63231632 A JP S63231632A JP 6608287 A JP6608287 A JP 6608287A JP 6608287 A JP6608287 A JP 6608287A JP S63231632 A JPS63231632 A JP S63231632A
- Authority
- JP
- Japan
- Prior art keywords
- priority
- storage means
- request signals
- interrupt
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、複数の割込要求信号を入力し、優先して処
理すべき割込み要求を識別するためのプライオリティエ
ンコードデータを出力するプライオリティエンコーダに
おいて、従来は一度割込優先順位を設定した後は、この
割込優先順位を変更することができないという問題点あ
った。そこで、プライオリティエンコードデータを書き
込み可能な記憶手段を備え、上記複数の割込要求信号を
該記憶手段に対する読出しアドレスとして入力するよう
にし、割込優先順位の変更の必要性が生じたときはプラ
イオリティエンコードデータを書き換えるようにしたも
のである。
理すべき割込み要求を識別するためのプライオリティエ
ンコードデータを出力するプライオリティエンコーダに
おいて、従来は一度割込優先順位を設定した後は、この
割込優先順位を変更することができないという問題点あ
った。そこで、プライオリティエンコードデータを書き
込み可能な記憶手段を備え、上記複数の割込要求信号を
該記憶手段に対する読出しアドレスとして入力するよう
にし、割込優先順位の変更の必要性が生じたときはプラ
イオリティエンコードデータを書き換えるようにしたも
のである。
この発明は、複数の割込要求信号を入力し、優先して処
理すべき割込み要求を識別するためのプライオリティエ
ンコードデータを出力するプライオリティエンコーダに
関する。
理すべき割込み要求を識別するためのプライオリティエ
ンコードデータを出力するプライオリティエンコーダに
関する。
（従来の技術）
従来の優先して処理すべき割込み要求を識別するための
プライオリティエンコーダは、複数の割込要求信号が同
時に入力されたときの割込優先順位の決定を論理素子の
組み合せでなる回路で実現していた。
プライオリティエンコーダは、複数の割込要求信号が同
時に入力されたときの割込優先順位の決定を論理素子の
組み合せでなる回路で実現していた。
（発明が解決しようとする問題点）
しかしながら、このような従来のプライオリティエンコ
ーダにあっては、割込優先順位はハードウェアで固定さ
れていたため、割込優先順位の変更は困難であった。
ーダにあっては、割込優先順位はハードウェアで固定さ
れていたため、割込優先順位の変更は困難であった。
この発明は、このような従来の問題点に着目してなされ
たもので、割込優先順位の変更を簡単に実現することが
できるプライオリティエンコーダを提供することをその
目的とする。
たもので、割込優先順位の変更を簡単に実現することが
できるプライオリティエンコーダを提供することをその
目的とする。
（問題点を解決するための手段）
そして、この目的を達成するために、本発明にあっては
、複数の割込要求信号を入力し、優先して処理すべき割
込み要求を識別するためのプライオリティエンコードデ
ータを出力するプライオリティエンコーダにおいて、プ
ライオリティエンコードデータを書き込み可能な記憶手
段を備え、上記複数の割込要求信号を該記憶手段に対す
る読出しアドレスとして入力するようにした。
、複数の割込要求信号を入力し、優先して処理すべき割
込み要求を識別するためのプライオリティエンコードデ
ータを出力するプライオリティエンコーダにおいて、プ
ライオリティエンコードデータを書き込み可能な記憶手
段を備え、上記複数の割込要求信号を該記憶手段に対す
る読出しアドレスとして入力するようにした。
〔作用〕
次に、第１図に示すクレーム対応図に基づいて本発明の
詳細な説明する。
詳細な説明する。
このプライオリティエンコーダには、優先して処理すべ
き割込み要求を識別するためのプライオリティエンコー
ドデータを書き込み可能な記憶手段１を備えている。そ
して、複数の割込要求信号ＩＲＱＩ〜Ｉ ＲＱｎを入力
すると、この記憶手段１はこれらの複数の割込要求信号
ＩＲＱＩ〜Ｉ ＲＱｎを読出しアドレスとして入力する
。そして、記憶手段１はこの読出しアドレスに格納され
ているプライオリティエンコードデータを出力する。従
？て、割り込み優先順位の変更を必要とするときは、記
憶手段１に格納されているプライオリティエンコードデ
ータを所定のデータに変更すれば良い。
き割込み要求を識別するためのプライオリティエンコー
ドデータを書き込み可能な記憶手段１を備えている。そ
して、複数の割込要求信号ＩＲＱＩ〜Ｉ ＲＱｎを入力
すると、この記憶手段１はこれらの複数の割込要求信号
ＩＲＱＩ〜Ｉ ＲＱｎを読出しアドレスとして入力する
。そして、記憶手段１はこの読出しアドレスに格納され
ているプライオリティエンコードデータを出力する。従
？て、割り込み優先順位の変更を必要とするときは、記
憶手段１に格納されているプライオリティエンコードデ
ータを所定のデータに変更すれば良い。
（実施例）
以下、この発明の実施例を図面に基づいて説明する。
第２図は本発明の一実施例におけるプライオリティエン
コーダ１１を使用したデータ処理装置の構成図であり、
先ず構成を説明する。
コーダ１１を使用したデータ処理装置の構成図であり、
先ず構成を説明する。
１０はマイクロプロセッサで構成した中央処理装置（以
下、ＣＰＵという。）である。このＣＰＵ１０はアドレ
スバス２４を介して後述するセレクタ１３のＡ入力端子
にアドレスを出力するようになっている。２８はＲＡＭ
１４から出力されたデータをラッチするラッチレジスタ
１７からのデータを導くデータバスである。２２はＣＰ
Ｕ１０に対する割込信号、３０はラッチレジスタ１７に
対する読み出し信号、３１はセレクタに対する選択信号
である。ＲＡＭ１４は優先して処理すべき割込み要求を
識別するためのプライオリティエンコードデータを予め
記憶させている。
下、ＣＰＵという。）である。このＣＰＵ１０はアドレ
スバス２４を介して後述するセレクタ１３のＡ入力端子
にアドレスを出力するようになっている。２８はＲＡＭ
１４から出力されたデータをラッチするラッチレジスタ
１７からのデータを導くデータバスである。２２はＣＰ
Ｕ１０に対する割込信号、３０はラッチレジスタ１７に
対する読み出し信号、３１はセレクタに対する選択信号
である。ＲＡＭ１４は優先して処理すべき割込み要求を
識別するためのプライオリティエンコードデータを予め
記憶させている。
このＲＡＭ１４から出力された各種データはデータバス
２６を介してラッチレジスタ１７にラッチされるように
なっている。このラッチレジスタ１７はＣＰＵ１０から
読み出し信号３０とクロック信号２９を入力すると、ラ
ッチしているデータをデータバス２８を介してＣＰＵ１
０に出力する。１６はバスゲートであり、ＣＰＵ１０の
ＲＡＭ１４に対する書き込み指令と共に出力されるゲー
ト信号３２の到来によりオンとなり、ＣＰＵ１０からの
書き込みデータをデータバス２７．２６を介してＲＡＭ
１４に出力する。
２６を介してラッチレジスタ１７にラッチされるように
なっている。このラッチレジスタ１７はＣＰＵ１０から
読み出し信号３０とクロック信号２９を入力すると、ラ
ッチしているデータをデータバス２８を介してＣＰＵ１
０に出力する。１６はバスゲートであり、ＣＰＵ１０の
ＲＡＭ１４に対する書き込み指令と共に出力されるゲー
ト信号３２の到来によりオンとなり、ＣＰＵ１０からの
書き込みデータをデータバス２７．２６を介してＲＡＭ
１４に出力する。
一方、１２はセレクタ１３の入力側に設けたラッチレジ
スタであり、各種装置（図示省略）が出力する割込要求
信号ＩＲＱＩ〜Ｉ ＲＱ４をラッチすると共に該ラッチ
した信号ＩＲＱＩ〜Ｉ ＲＱ４をアドレス情報としてア
ドレスバス２３を介してセレクタ１３のＢ入力端子に出
力している。セレクタ１３は、ＣＰＵ１０が通常のプロ
グラム処理中にＣＰＵ１０から出力される選択信号３１
によりＡ側に切換られている。そのため、ＣＰＵ１０か
らアドレスバス２４を介してＡ側に到来するアドレス情
報を選択する。一方、このセレクタ１３は選択信号３１
によりＢ側に切換えられたときはラッチレジスタ１２が
ラッチしている割込要求信号ＩＲＱＩ〜ＩＲＱ４を選択
する。１５は４人力のオアゲートであり、割込要求信号
ＩＲＱＩ〜Ｉ ＲＱ４のうちの何れかの信号がセットす
ると、このオアゲート１５は割込信号２２をＣＰＵｌ０
に出力するようになっている。以上の構成となるデータ
処理装置において、プライオリティエンコーダ１１はラ
ッチレジスタ１２、セレクタ１３、並びにＲＡＭ１４と
で実現している。ＲＡＭ１４には上述したようにプライ
オリティエンコードデータが格納されている。即ち、割
込要求信号ＩＲＱＩ〜ＩＲＱＷ４のあらゆる組合せの状
態において、最も優先順位を高く処理を行なう必要のあ
る信号を予め決定し、該信号を処理するためのプライオ
リティエンコーダが格納されいる。このプライオリティ
エンコーダは割込処理プログラムのポインタアドレスに
相当するデータを設定している。従って、ポインタアド
レスは最大４つの種類となる。このＲＡＭ１４は特許請
求の範囲に記載した記憶手段１に相当する。
スタであり、各種装置（図示省略）が出力する割込要求
信号ＩＲＱＩ〜Ｉ ＲＱ４をラッチすると共に該ラッチ
した信号ＩＲＱＩ〜Ｉ ＲＱ４をアドレス情報としてア
ドレスバス２３を介してセレクタ１３のＢ入力端子に出
力している。セレクタ１３は、ＣＰＵ１０が通常のプロ
グラム処理中にＣＰＵ１０から出力される選択信号３１
によりＡ側に切換られている。そのため、ＣＰＵ１０か
らアドレスバス２４を介してＡ側に到来するアドレス情
報を選択する。一方、このセレクタ１３は選択信号３１
によりＢ側に切換えられたときはラッチレジスタ１２が
ラッチしている割込要求信号ＩＲＱＩ〜ＩＲＱ４を選択
する。１５は４人力のオアゲートであり、割込要求信号
ＩＲＱＩ〜Ｉ ＲＱ４のうちの何れかの信号がセットす
ると、このオアゲート１５は割込信号２２をＣＰＵｌ０
に出力するようになっている。以上の構成となるデータ
処理装置において、プライオリティエンコーダ１１はラ
ッチレジスタ１２、セレクタ１３、並びにＲＡＭ１４と
で実現している。ＲＡＭ１４には上述したようにプライ
オリティエンコードデータが格納されている。即ち、割
込要求信号ＩＲＱＩ〜ＩＲＱＷ４のあらゆる組合せの状
態において、最も優先順位を高く処理を行なう必要のあ
る信号を予め決定し、該信号を処理するためのプライオ
リティエンコーダが格納されいる。このプライオリティ
エンコーダは割込処理プログラムのポインタアドレスに
相当するデータを設定している。従って、ポインタアド
レスは最大４つの種類となる。このＲＡＭ１４は特許請
求の範囲に記載した記憶手段１に相当する。
以上の構成となるこのデータ処理装置に使用されている
プライオリティエンコーダ１１の作動を以下に説明する
。
プライオリティエンコーダ１１の作動を以下に説明する
。
セレクタ１３の機能は、ＣＰＵｌ０からＲＡＭ１４への
エンコードデータの書き込みと、割込要求信号ＩＲＱＩ
〜ＩＲＱ４をアドレスとした時のそれぞれのアドレスの
切り換えである。即ち、通常動作時はセレクタ１３はＢ
側を選択しており、割込要求信号ＩＲＱＩ〜Ｉ ＲＱ４
のうちいずれかの信号が発生したことにより、ＲＡＭ１
４のアドレスが選択され、予めＲＡＭ１４に書き込まれ
ているエンコードデータを読み出す。イニシャル時（初
期設定時）には、エンコードデータをプライオリティエ
ンコーダ１１内のＲＡＭ１４に書き込む。そして、セレ
クタ１３はＡ側を選択し、ＣＰＵ１０はＲＡＭ１４のア
ドレスごとにエンコードデータをバスゲート１６を介し
て書き込む。よって、ＲＡＭ１４をアクセスする場合は
、初期設定としてセレクタ１３をＡ側とし、ＲＡＭ１４
にエンコードデータをバスゲート１６から書き込む必要
がある。このＲＡＭ１４をＲＯＭに置き換えれば、上記
のようにエンコードデータを書き込むことは不要となる
から、バスゲート１６とセレクタ１３を省略することが
可能となる。ＲＡＭ１４にはＣＰＵ１０のプログラム、
データ等を格納せず、エンコードデータのみを格納する
ようにした方が効率が良い（ＲＯＭへの置き換えが簡単
に実現できる。）。
エンコードデータの書き込みと、割込要求信号ＩＲＱＩ
〜ＩＲＱ４をアドレスとした時のそれぞれのアドレスの
切り換えである。即ち、通常動作時はセレクタ１３はＢ
側を選択しており、割込要求信号ＩＲＱＩ〜Ｉ ＲＱ４
のうちいずれかの信号が発生したことにより、ＲＡＭ１
４のアドレスが選択され、予めＲＡＭ１４に書き込まれ
ているエンコードデータを読み出す。イニシャル時（初
期設定時）には、エンコードデータをプライオリティエ
ンコーダ１１内のＲＡＭ１４に書き込む。そして、セレ
クタ１３はＡ側を選択し、ＣＰＵ１０はＲＡＭ１４のア
ドレスごとにエンコードデータをバスゲート１６を介し
て書き込む。よって、ＲＡＭ１４をアクセスする場合は
、初期設定としてセレクタ１３をＡ側とし、ＲＡＭ１４
にエンコードデータをバスゲート１６から書き込む必要
がある。このＲＡＭ１４をＲＯＭに置き換えれば、上記
のようにエンコードデータを書き込むことは不要となる
から、バスゲート１６とセレクタ１３を省略することが
可能となる。ＲＡＭ１４にはＣＰＵ１０のプログラム、
データ等を格納せず、エンコードデータのみを格納する
ようにした方が効率が良い（ＲＯＭへの置き換えが簡単
に実現できる。）。
このような状態において、外部装置から割込み要求信号
ＩＲＱＩ〜ＩＲＱ４のうち何れかかの割込要求信号がセ
ットすると、又は割込み要求信号ＩＲＱＩ〜ＩＲＱ４の
うち同時に複数の割込み要求信号がセットするとオアゲ
ート１５が割込信号２２をＣＰＵ１０に出力する。する
と、ＣＰＵ１０は割込の発生を認識して、それまでの処
理を中断する。
ＩＲＱＩ〜ＩＲＱ４のうち何れかかの割込要求信号がセ
ットすると、又は割込み要求信号ＩＲＱＩ〜ＩＲＱ４の
うち同時に複数の割込み要求信号がセットするとオアゲ
ート１５が割込信号２２をＣＰＵ１０に出力する。する
と、ＣＰＵ１０は割込の発生を認識して、それまでの処
理を中断する。
すると、既にラッチレジスタ１２にラッチされている割
込要求信号ＩＲＱＩ〜ＩＲＱ４はアドレスバス２３から
セレクタ１３に出力される。セレクタ１３はＢ側に切換
られているからアドレスバス２３を介して入力した割込
要求信号ＩＲＱＩ〜Ｉ ＲＱ４をアドレスとしてＲＡＭ
１４に出力する。
込要求信号ＩＲＱＩ〜ＩＲＱ４はアドレスバス２３から
セレクタ１３に出力される。セレクタ１３はＢ側に切換
られているからアドレスバス２３を介して入力した割込
要求信号ＩＲＱＩ〜Ｉ ＲＱ４をアドレスとしてＲＡＭ
１４に出力する。
ＲＡＭ１４は入力した割込要求信号ＩＲＱＩ〜ＩＲＱ４
の組み合せに対応するアドレスに格納゛されているプラ
イオリティエンコーダを読出して、該データをラッチレ
ジスタ１７に出力する。すると、ＣＰＵ１０はラッチレ
ジスタ１７に読出し信号３０を出力して、プライオリテ
ィエンコーダをラッチレジスタ１７から取り出す。そし
て、ＣＰＵ１０はこのプライオリティエンコーダに基づ
いて所定の割込処理番地に分岐させて、割込処理を実行
する。そして、割込処理プログラムが終了したならば、
前記中断したプログラムの処理を開始する。尚、記憶手
段１を実現する手段として、ＲＡＭに限られることはな
く、例えばＲＯＭを使用し゛てもよい。
の組み合せに対応するアドレスに格納゛されているプラ
イオリティエンコーダを読出して、該データをラッチレ
ジスタ１７に出力する。すると、ＣＰＵ１０はラッチレ
ジスタ１７に読出し信号３０を出力して、プライオリテ
ィエンコーダをラッチレジスタ１７から取り出す。そし
て、ＣＰＵ１０はこのプライオリティエンコーダに基づ
いて所定の割込処理番地に分岐させて、割込処理を実行
する。そして、割込処理プログラムが終了したならば、
前記中断したプログラムの処理を開始する。尚、記憶手
段１を実現する手段として、ＲＡＭに限られることはな
く、例えばＲＯＭを使用し゛てもよい。
以上説明したように、この発明によれば、優先して処理
すべき割込み要求を識別するためのプライオリティエン
コードデータを書き込み可能な記憶手段を備え、複数の
割込要求信号を該記憶手段に対する読出しアドレスとし
て入力するようにしたため、記憶手段に格納されている
ブイライオリティエンコードデータを変更することによ
り割込優先順位を簡単に変更することができるプライオ
リティエンコーダを提供することができる。
すべき割込み要求を識別するためのプライオリティエン
コードデータを書き込み可能な記憶手段を備え、複数の
割込要求信号を該記憶手段に対する読出しアドレスとし
て入力するようにしたため、記憶手段に格納されている
ブイライオリティエンコードデータを変更することによ
り割込優先順位を簡単に変更することができるプライオ
リティエンコーダを提供することができる。
第１図は本発明の原理ブロック図、第２図は本発明の一
実施例に係るプライオリティエンコーダを使用したデー
タ処理装置の構成図である。 １・・・記憶手段 １１・・・プライオリティエンコーダ １０・・・ＣＰＵ １４・・・ＲＡＭ ＩＲＱＩ〜Ｉ ＲＱ４・・・割込要求信号特許出願人
富士通株式会１社− ＼。 ｓ １ 碗
実施例に係るプライオリティエンコーダを使用したデー
タ処理装置の構成図である。 １・・・記憶手段 １１・・・プライオリティエンコーダ １０・・・ＣＰＵ １４・・・ＲＡＭ ＩＲＱＩ〜Ｉ ＲＱ４・・・割込要求信号特許出願人
富士通株式会１社− ＼。 ｓ １ 碗
Claims (1)
- 【特許請求の範囲】 複数の割込要求信号（ＩＲＱ１〜ＩＲＱｎ）を入力し、
優先して処理すべき割込み要求を識別するためのプライ
オリティエンコードデータを出力するプライオリティエ
ンコーダにおいて、 プライオリティエンコードデータを書き込み可能な記憶
手段（１）を備え、 上記複数の割込要求信号（ＩＲＱ１〜ＩＲＱｎ）を該記
憶手段（１）に対する読出しアドレスとして入力するよ
うにしたことを特徴とするプライオリティエンコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6608287A JPS63231632A (ja) | 1987-03-20 | 1987-03-20 | プライオリテイエンコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6608287A JPS63231632A (ja) | 1987-03-20 | 1987-03-20 | プライオリテイエンコ−ダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63231632A true JPS63231632A (ja) | 1988-09-27 |
Family
ID=13305575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6608287A Pending JPS63231632A (ja) | 1987-03-20 | 1987-03-20 | プライオリテイエンコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63231632A (ja) |
-
1987
- 1987-03-20 JP JP6608287A patent/JPS63231632A/ja active Pending
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