JPS6238921A - 端末装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、キーボードと表示装置を備えた端末装置に関
し、特にそれらの制御回路に関する。

〔壜既要〕

本発明は、キーボードと表示装置を備えた端末装置にお
いて、 キーボードおよび表示装置の制御をひとつの１チップＣ
ＰＵで行うことにより、 実装面積と製造工数を減少させ、装置の原価低減を図っ
たものである。

〔従来の技術〕

従来、キーボードマトリクスと例えば螢光表示管からな
る表示装置を備えた端末装置においては、キーボード制
御回路および螢光表示管制御回路はそれぞれ独自の１チ
ップＣＰＵからなる制御回路を用いて制御されていた。

〔発明が解決しようとする問題点〕

上述した従来の端末装置は、キーボード制御回路および
螢光表示管制御回路は、それぞれ独自の１チップＣＰＵ
で制御されているので、部品数が多くなり、そのために
実装面積、製造工数が増え、そのために装置原価が高く
なる欠点があった。

本発明の目的は、上記の欠点を除去することにより、部
品数が少な（、従って実装面積、製造工数が少なく、装
置原価の低減を図った端末装置を提供することにある。

〔問題点を解決するための手段〕

本発明は、キーボードと、表示装置と、このキーボード
装置およびこの表示装置を制御する制御回路とを備えた
端末装置において、上記制御回路は上記キーボードおよ
び上記表示装置を共通に制御する一つの１チップＣＰＵ
を含むことを特徴とする。

〔作用〕

本発明は、キーボード制御回路と表示装置制御回路を、
ひとつの１チップＣＰＵを用いて制御卸するよう構成さ
れるので、制御回路の部品数を従来より少な（できる。

従って装置の実装面積、製造工数を少なくし、その製造
原価の低減が図られる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック構成図である
。１チ・７プＣＰＵ２とマスターＣＰＵＩとは最小構成
をとるために信号ｖＡ１）によりバスインタフェース接
続し、１チップＣＰＵ２はマスターＣＰＵＩのＩ１０命
令によりアクセスされる。キーボード制御回路９と螢光
表示管制御回路１０ば、１デツプＣＰＵの二つのＩ１０
ポートＰ１、Ｐ２により市１）　’＜卸される。Ｉ１０
ボートＰ１の３ビツト目から６ビツト目までは信号線１
２によりデコーダ３に接続し、Ｉ１０ボートＰ１のＯビ
ット目から２ビ・ント目までは、信号線１３によりデー
タセレクタ４に接続する。また、Ｉ１０ボートＰ１の全
ビットは信号線１５によりキャラクタジェネレータ６の
アドレスの１）ビツトの内の３ビツト目から１０ビット
目に接続する。もう一方のＩ１０ボー）Ｐ２の０ビツト
目から２ビツト目は信号線１７によりキャラクタジェネ
レータ６のアドレスの１）ビツトの内の０ビツト目から
２ビツト目に接続する。Ｉ１０ポートＰ２の３ビツト目
は、信号線１６によりデータセレクタ４のエネーブル端
子および信号線１８によりラッチ回路７のエネーブル端
子に接続する。Ｉ１０ポートＰ２の４ビツト目は、信号
線２０によりマスターＣＰＵへのキー人力割込みライン
として使用し、Ｉ１０ポートＰ２の５ビツト目から７ビ
ツト目は、イ言号線１９によりラッチ回路７の制御信号
ラインとして使用する。信号線１４によりデータセレク
タ４の出力を１チップＣＰＵ２のレベルセンス端子Ｔ１
に接続する。

本発明の特徴は、第１図において、１チップＣＰＵ２と
この１チップＣＰＵ２により制御されるキーボード制御
回路９と螢光表示管制御回路１０とを設けたことにある
。

次に、本発明の動作について説明する。第２図ｆａ）、
山）、（Ｃ１は１チップＣＰＵ２の動作タイミングチャ
ートである。オン（ＯＮ）時がプログラム制御実行中で
あることを示し、オフ（ＯＦＦ）時はプログラム制御中
断中であることを示している。

本発明におけるキーボード・ディスプレイ制御のプログ
ラムは、メイン処理として第２図＋１）．１のキーボー
ド制御を実行している−。キーボード制御とは、キーボ
ード制御回路９にキーコードを出力し、そのキーコード
と押されたキースイッチがマツチングしたらデータセレ
クタ４の出力がオンとなり、プログラムは１チップＣＰ
Ｕ２のレベルセンス端子ＴＩをセンスし、オンを確認す
るとそのキーコードをマスターＣＰＵＩに読ませるため
に、１チップＣＰＵ２の出カバソファに書込みマスター
ＣＰＵＩに対して割込みを発生させることをいう。

この処理を実行中、２種類の割込みが発生する。

そのひとつは、第２図ｆａｌの点Ａ１点Ｃで示される１
チップＣＰＵ２内のタイマーによる割込みであり、ある
一定時間おきに発生する。本割込みの処理は螢光表示管
制御を実行する。螢光表示管制御とは次に表示すべき桁
のキャラクタジェネレータパターンをラッチし、螢光表
示管に出力することをいい、第２図ｆａｌの点Ｂで示さ
れるこの割込み処理の終了は、螢光表示管にキャラクタ
ジェネレータパターンを出力した直後となる。したがっ
て本割込み処理の期間ＴＩの間はキーボード制御が中断
する。

もうひとつの割込みは、第２図（ｂｌの点りで示される
マスターＣＰＵＩから１チップＣＰＵ２に対してデータ
が書込まれた時である。この割込み処理はコマンドの解
析もしくは表示データのストアを実行し、第２図（ｂ）
の点Ｅで示されるこの割込み終了は入力データ処理終了
後となる。この割込み処理の期間Ｔ２の間も、第２図（
Ｃ１のようにキーボード制御は中断する。

以上述べたように、本実施例によるとＩチップＣＰＵを
２個も使用することなく、キーボード制御回路９と螢光
表示管制御回路１０を制御することができる。

〔発明の効果〕

以上説明したように本発明は、キーボードおよび表示装
置を１個の１チップＣＰＵで共通に制御することにより
、部品数を減らすことができるため、実装面積、製造工
数が減少し装置原価が安くなる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図。 第２図（ａｌ、（ｂｌ、（Ｃ１はその動作タイミングチ
ャート。 １・・・マスターＣＰＵ、２・・・１チップＣＰＵ、３
・・・デコーダ、４・・・デコーダセレクタ、５・・・
キーボードマトリクス、６・・・キャラクタジェネレー
タ、７・・・ラッチ回路、８・・・螢光表示管、９・・
・キーボード制御回路、１０・・・螢光表示管制御回路
、１）〜２０・・・信号線。

Claims (1)

【特許請求の範囲】
1. （１）キーボードと、 表示装置と、 このキーボード装置およびこの表示装置を制御する制御
   回路と を備えた端末装置において、 上記制御回路は上記キーボードおよび上記表示装置を共
   通に制御する一つの１チップＣＰＵを含む ことを特徴とする端末装置。