JPS63236366A - 縦形電界効果トランジスタ - Google Patents
縦形電界効果トランジスタInfo
- Publication number
- JPS63236366A JPS63236366A JP62068814A JP6881487A JPS63236366A JP S63236366 A JPS63236366 A JP S63236366A JP 62068814 A JP62068814 A JP 62068814A JP 6881487 A JP6881487 A JP 6881487A JP S63236366 A JPS63236366 A JP S63236366A
- Authority
- JP
- Japan
- Prior art keywords
- thickness
- mum
- substrate
- effect transistor
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、縦形構造を有する電界効果トランジスタに係
り、特に低損失化に好適な電界効果トランジスタに関す
る。
り、特に低損失化に好適な電界効果トランジスタに関す
る。
従来の装置は、特開昭５７−４２１°６４号に記載のよ
うに、縦形ＭＯ８ＦＥＴを構成する低濃度ドレイン領域
となるエピタキシャル層底部の不純物濃度をその上部よ
りも大きくするなどして、低損失化を図っていた。しか
し、該エピタキシャル層の基板となる高濃度ドレイン領
域に関しては、低損失化についての配慮がなかった。
うに、縦形ＭＯ８ＦＥＴを構成する低濃度ドレイン領域
となるエピタキシャル層底部の不純物濃度をその上部よ
りも大きくするなどして、低損失化を図っていた。しか
し、該エピタキシャル層の基板となる高濃度ドレイン領
域に関しては、低損失化についての配慮がなかった。
上記従来技術は、高濃度ドレイン基板の低損失化につい
ては配慮されておらず、縦形ＭＯ３ＦＥＴの超低損失化
を図るうえで問題があった。
ては配慮されておらず、縦形ＭＯ３ＦＥＴの超低損失化
を図るうえで問題があった。
本発明の目的は、上記縦形ＭＯ８ＦＩＥＴの損失を低減
することである。
することである。
上記目的は、縦形’ＭＯ３ＦＥＴの高濃度ドレイン基板
をエツチングにより薄くすることにより、達成される。
をエツチングにより薄くすることにより、達成される。
縦形ＭＯ３ＦＥＴの高濃度ドレイン基板を薄くすること
により、該ＭＯ３ＦＥＴのオン抵抗を低減することがで
きる。また、半導体基板が薄くなったことで、半導体部
分の熱抵抗が低減でき、素子の電力容量を向上すること
ができる。
により、該ＭＯ３ＦＥＴのオン抵抗を低減することがで
きる。また、半導体基板が薄くなったことで、半導体部
分の熱抵抗が低減でき、素子の電力容量を向上すること
ができる。
以下、本発明の一実施例を第１図により説明する。第１
図は、大電力用の縦形パワーＭＯ３ＦＥＴ主要部の断面
構造図である。１はｎ形高不純物濃度基板で、不純物濃
度が５Ｘ１０１８０−３、厚さが３μｍである。２はｎ
形エピタキシャル層を有する低不純物濃度ドレイン領域
で、不純物濃度が６×１０１８０−８、厚さが８μｍで
ある。３はｐ形ベース領域で、表面不純物濃度が４ Ｘ
１０１７ａｍ−’、深さが２μｍである。４はｎ形ソ
ース領域で、表面不純物濃度が３ Ｘ １０ ”ｃｘｓ
−”、深さが０．５ μｍである。５はゲート酸化膜で
厚さが、２０ｎｍ、６は多結晶シリコンのゲート電極で
、厚さが０．３μｍである。７は保護絶縁膜で厚さが０
．６μｍである。８はソース電極で厚さ３μｍのアルミ
ニウムより成っている。９はドレイン電極で厚さが２μ
ｍである１本実施例によれば、ｎ形高不純物濃度基板１
の厚さが、低濃度ドレイン領域２の厚さに比べて薄いこ
とが特徴となっている。
図は、大電力用の縦形パワーＭＯ３ＦＥＴ主要部の断面
構造図である。１はｎ形高不純物濃度基板で、不純物濃
度が５Ｘ１０１８０−３、厚さが３μｍである。２はｎ
形エピタキシャル層を有する低不純物濃度ドレイン領域
で、不純物濃度が６×１０１８０−８、厚さが８μｍで
ある。３はｐ形ベース領域で、表面不純物濃度が４ Ｘ
１０１７ａｍ−’、深さが２μｍである。４はｎ形ソ
ース領域で、表面不純物濃度が３ Ｘ １０ ”ｃｘｓ
−”、深さが０．５ μｍである。５はゲート酸化膜で
厚さが、２０ｎｍ、６は多結晶シリコンのゲート電極で
、厚さが０．３μｍである。７は保護絶縁膜で厚さが０
．６μｍである。８はソース電極で厚さ３μｍのアルミ
ニウムより成っている。９はドレイン電極で厚さが２μ
ｍである１本実施例によれば、ｎ形高不純物濃度基板１
の厚さが、低濃度ドレイン領域２の厚さに比べて薄いこ
とが特徴となっている。
本実施例では、５ｍ角のパワーＭＯ５ＦＥＴを製作した
。その結果、ドレイン耐圧６０Ｖドレイン電流３０Ａ、
オン抵抗６ｍΩのパワーＭＯ５ＦＥＴが得られた。これ
らの特性は、従来構造のものに比べて、オン抵抗が約１
０％低減できている。
。その結果、ドレイン耐圧６０Ｖドレイン電流３０Ａ、
オン抵抗６ｍΩのパワーＭＯ５ＦＥＴが得られた。これ
らの特性は、従来構造のものに比べて、オン抵抗が約１
０％低減できている。
第２図は、本発明の他の実施例で、製造工程の一部を示
す図である。（ａ）が基板エツチング前のパワーＭＯ３
ＦＥＴの断面構造図、（ｂ）が基板領域１を厚さ３μｍ
、ウェーハ厚さ約１１７μｍにエツチングした図である
。このように、パワーＭＯ３ＦＥＴとしてソース電極を
形成後、基板をエツチングした。しかる後、基板裏面よ
りイオン打込み１０を行い、結晶欠陥層によるライフタ
イムキラー１１を導入した。イオン打込み条件は、イオ
ン種ヘリウム、エネルギ３ Ｍ ｅ Ｖ、打込み景ｌＸ
１０１”Ｑｌ−”である。イオン打込み後、水素中で、
３５０℃、３０分間の熱処理を行った。
す図である。（ａ）が基板エツチング前のパワーＭＯ３
ＦＥＴの断面構造図、（ｂ）が基板領域１を厚さ３μｍ
、ウェーハ厚さ約１１７μｍにエツチングした図である
。このように、パワーＭＯ３ＦＥＴとしてソース電極を
形成後、基板をエツチングした。しかる後、基板裏面よ
りイオン打込み１０を行い、結晶欠陥層によるライフタ
イムキラー１１を導入した。イオン打込み条件は、イオ
ン種ヘリウム、エネルギ３ Ｍ ｅ Ｖ、打込み景ｌＸ
１０１”Ｑｌ−”である。イオン打込み後、水素中で、
３５０℃、３０分間の熱処理を行った。
本実施例では、基板を薄くエツチングしているので、裏
面より均一にライフタイムキラーが導入できる。その結
果１表面チャネル領域に影響を与えないで、基板ダイオ
ードの逆方向回復時間を低減できるという利点が生ずる
。本実施例の基板ダイオードの逆方向回復時間は、０．
２μＳ であり、イオン打込み前の１．２μｓ に比べ
、格段に低減できた。
面より均一にライフタイムキラーが導入できる。その結
果１表面チャネル領域に影響を与えないで、基板ダイオ
ードの逆方向回復時間を低減できるという利点が生ずる
。本実施例の基板ダイオードの逆方向回復時間は、０．
２μＳ であり、イオン打込み前の１．２μｓ に比べ
、格段に低減できた。
次に、本発明の他の実施例を第３図を用いて説明する。
基板を薄くエツチングした縦形パワーＭＯ３ＦＥＴを熱
伝導の良い１２の銅基板に接着する。
伝導の良い１２の銅基板に接着する。
半導体基板の厚さは全体で１０μｍである。従って、電
力印加による発熱部が放熱基板１２に近いので従来の基
板Ｄ２ｏｏμｍの場合に比べて、熱抵抗を約３０％低減
できた。
力印加による発熱部が放熱基板１２に近いので従来の基
板Ｄ２ｏｏμｍの場合に比べて、熱抵抗を約３０％低減
できた。
第４図は、基板を薄くエツチングした縦形パワーＭＯ３
ＦＥＴをフェースダウンさせて放熱基板１２に接着する
構造としたものである。この場合、ソース電極１３を銅
電極とし、放熱基板１２との接着性の向上を図った６図
に示すような半導体基板１４を放熱基板１２ではさみ込
む構造にすることで、電界効果トランジスタの活性部以
外の直列抵抗が低減でき、その結果、オン抵抗の極めて
小さいパワーＭＯ５ＦＥＴが製作できた。
ＦＥＴをフェースダウンさせて放熱基板１２に接着する
構造としたものである。この場合、ソース電極１３を銅
電極とし、放熱基板１２との接着性の向上を図った６図
に示すような半導体基板１４を放熱基板１２ではさみ込
む構造にすることで、電界効果トランジスタの活性部以
外の直列抵抗が低減でき、その結果、オン抵抗の極めて
小さいパワーＭＯ５ＦＥＴが製作できた。
本発明によれば、縦形パワーＭＯＳＦＥＴの半導体基板
が能動領域の厚さよりも薄くできるので直列抵抗の低減
、熱抵抗の低減に効果がある。
が能動領域の厚さよりも薄くできるので直列抵抗の低減
、熱抵抗の低減に効果がある。
第１図は本発明の一実施例の縦形電界効果トランジスタ
の断面構造図、第２図は本発明の他の実施例の縦形電界
効果トランジスタの製法を示す新面構造図、第３，４図
は本発明の他の実施例を示す縦形電界効果トランジスタ
の断面構造図である。 １・・・高濃度半導体基板、２・・・低濃度ドレイン領
域。 ３・・・ベース領域、４・・・ソース領域、５・・・ゲ
ート酸化膜、６・・・ゲート電極、７・・・保護絶Ｒ膜
、８・・ソース電極、９・・・ドレイン電極、１ｏ・・
・イオンビーム、１１・・・ライフタイムキラー、１２
・・・放熱基板、第 ２図 （ｂ）
の断面構造図、第２図は本発明の他の実施例の縦形電界
効果トランジスタの製法を示す新面構造図、第３，４図
は本発明の他の実施例を示す縦形電界効果トランジスタ
の断面構造図である。 １・・・高濃度半導体基板、２・・・低濃度ドレイン領
域。 ３・・・ベース領域、４・・・ソース領域、５・・・ゲ
ート酸化膜、６・・・ゲート電極、７・・・保護絶Ｒ膜
、８・・ソース電極、９・・・ドレイン電極、１ｏ・・
・イオンビーム、１１・・・ライフタイムキラー、１２
・・・放熱基板、第 ２図 （ｂ）
Claims (1)
- 【特許請求の範囲】 １、主電流通路が、半導体基板の表面から深さ方向に存
在する電界効果トランジスタにおいて、該基板の高濃度
不純物領域の厚さが、該基板の表面側に位置する低濃度
不純物領域の厚さよりも小となることを特徴とする縦形
電界効果トランジスタ。 ２、特許請求の範囲第１項において、電界効果トランジ
スタを構成する半導体基板が、それよりも熱伝導率の良
い他の金属基板に接着されていることを特徴とする縦形
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068814A JPS63236366A (ja) | 1987-03-25 | 1987-03-25 | 縦形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068814A JPS63236366A (ja) | 1987-03-25 | 1987-03-25 | 縦形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63236366A true JPS63236366A (ja) | 1988-10-03 |
Family
ID=13384561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62068814A Pending JPS63236366A (ja) | 1987-03-25 | 1987-03-25 | 縦形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63236366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5032880A (en) * | 1989-05-23 | 1991-07-16 | Kabushiki Kaisha Toshiba | Semiconductor device having an interposing layer between an electrode and a connection electrode |
| JP2000269234A (ja) * | 1999-03-15 | 2000-09-29 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-03-25 JP JP62068814A patent/JPS63236366A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5032880A (en) * | 1989-05-23 | 1991-07-16 | Kabushiki Kaisha Toshiba | Semiconductor device having an interposing layer between an electrode and a connection electrode |
| JP2000269234A (ja) * | 1999-03-15 | 2000-09-29 | Toshiba Corp | 半導体装置 |
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