JPS6352475B2 - - Google Patents
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- JPS6352475B2 JPS6352475B2 JP54006356A JP635679A JPS6352475B2 JP S6352475 B2 JPS6352475 B2 JP S6352475B2 JP 54006356 A JP54006356 A JP 54006356A JP 635679 A JP635679 A JP 635679A JP S6352475 B2 JPS6352475 B2 JP S6352475B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
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- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、ゲートと主電流路となるチヤンネル
の間に存在する抵抗を流れるゲート電流の帰還作
用により、きわめて急峻に立ち上る電流電圧特性
を示し、導通時の抵抗のきわめて小さい半導体装
置に関する。
の間に存在する抵抗を流れるゲート電流の帰還作
用により、きわめて急峻に立ち上る電流電圧特性
を示し、導通時の抵抗のきわめて小さい半導体装
置に関する。
電界効果トランジスタ（以下FETと称す。）の
ドレイン電流とドレイン電圧の関係は、飽和ドレ
イン電圧に比べてドレイン電圧が小さい領域では
殆んど直線的である。すなわち、抵抗と同等の関
係を示すわけである。この電流と電圧の関係は、
接合型FET（以下JFETと称す。）、絶縁ゲート型
FET（以下MOSFETと称す。）のいずれの構造の
FETにおいても同様に現われる。また、不飽和
型電流電圧特性を示す静電誘導トランジスタ（以
下SITと称す。）は、チヤンネル中にキヤリアが
存在するようなゲート電圧状態では、殆んど完全
に電流が直線的に増加する特性を示す。もちろ
ん、大電流状態では少しずつその増加傾向が減少
する場合も存在する。また、チヤンネルが完全に
ピンチオフしていて、ソース前面に電位障壁が生
じている状態では、その電位障壁がドレイン電圧
の増加によつて低下させられるにつれて、電位障
壁を越えてソース側からドレイン側に流れるキヤ
リアの量が略々指数関数的に増加する。結果とし
て、小ドレイン電流領域では、ドレイン電流Idは
ドレイン電圧Vdに対して指数関数的に増大する。
すなわち なる式に従つて、IdはVdに対して変化する。ｎ
は構造パラメータ、ｖは電圧増幅率、ｑは単位電
荷、ｋはボルツマン定数、Ｔは温度である。いわ
ば、マクス ウエルボルツマン統計に従つた電流
増大になつているわけである。
ドレイン電流とドレイン電圧の関係は、飽和ドレ
イン電圧に比べてドレイン電圧が小さい領域では
殆んど直線的である。すなわち、抵抗と同等の関
係を示すわけである。この電流と電圧の関係は、
接合型FET（以下JFETと称す。）、絶縁ゲート型
FET（以下MOSFETと称す。）のいずれの構造の
FETにおいても同様に現われる。また、不飽和
型電流電圧特性を示す静電誘導トランジスタ（以
下SITと称す。）は、チヤンネル中にキヤリアが
存在するようなゲート電圧状態では、殆んど完全
に電流が直線的に増加する特性を示す。もちろ
ん、大電流状態では少しずつその増加傾向が減少
する場合も存在する。また、チヤンネルが完全に
ピンチオフしていて、ソース前面に電位障壁が生
じている状態では、その電位障壁がドレイン電圧
の増加によつて低下させられるにつれて、電位障
壁を越えてソース側からドレイン側に流れるキヤ
リアの量が略々指数関数的に増加する。結果とし
て、小ドレイン電流領域では、ドレイン電流Idは
ドレイン電圧Vdに対して指数関数的に増大する。
すなわち なる式に従つて、IdはVdに対して変化する。ｎ
は構造パラメータ、ｖは電圧増幅率、ｑは単位電
荷、ｋはボルツマン定数、Ｔは温度である。いわ
ば、マクス ウエルボルツマン統計に従つた電流
増大になつているわけである。
本発明の目的は、電流の増加が直線的増加や指
数関数的増加よりさらに急峻に増大する特性を示
すきわめて低インピーダンスの半導体装置を提供
することにある。
数関数的増加よりさらに急峻に増大する特性を示
すきわめて低インピーダンスの半導体装置を提供
することにある。
以下図面を参照して本発明を詳細に説明する。
第１図は、本発明の半導体装置の一実施例の断
面構造である。
面構造である。
n+領域１１はドレイン領域となる基板、n-領
域１２はチヤンネルを構成するエピタキシヤル
層、n+領域１３はソース領域、p+領域１４はゲ
ート領域である。１１′，１３′，１４′は、Al、
MO、Ｗ、Au等の金属や低抵抗ポリシリコンあ
るいは両者の複合層である、ドレイン電極、ソー
ス電極、ゲート電極である。１６は、SiO2、
Si3N4、Al2O3、AlN等の絶縁層あるいはこれら
の複合絶縁層である。Ｗはゲート間隔、ｌはチヤ
ンネル長である。n-領域１２の不純物密度NDに
もよることではあるが、ドレインに所定の電圧が
かかつた状態で、ゲート、チヤンネル間の、拡散
電位だけでチヤンネルに高い電位障壁が生じて、
ソース領域からのキヤリア注入が抑えられ遮断状
態となるためには、すなわち、ノーマリオフ素子
となるためには、ｌ／Ｗは略々0.7以上、望まし
くは１以上の値であることが要請される。この値
は、チヤンネル領域の不純物密度NDが大きくな
るにつれて、またドレイン電圧が大きくなるにつ
れて、大きくなつていく。第１図で、通常ソー
ス、ゲートはインターデイジタル状に構成され
る。あるいは、ソース領域がゲート領域に完全に
囲まれるように構成される。
域１２はチヤンネルを構成するエピタキシヤル
層、n+領域１３はソース領域、p+領域１４はゲ
ート領域である。１１′，１３′，１４′は、Al、
MO、Ｗ、Au等の金属や低抵抗ポリシリコンあ
るいは両者の複合層である、ドレイン電極、ソー
ス電極、ゲート電極である。１６は、SiO2、
Si3N4、Al2O3、AlN等の絶縁層あるいはこれら
の複合絶縁層である。Ｗはゲート間隔、ｌはチヤ
ンネル長である。n-領域１２の不純物密度NDに
もよることではあるが、ドレインに所定の電圧が
かかつた状態で、ゲート、チヤンネル間の、拡散
電位だけでチヤンネルに高い電位障壁が生じて、
ソース領域からのキヤリア注入が抑えられ遮断状
態となるためには、すなわち、ノーマリオフ素子
となるためには、ｌ／Ｗは略々0.7以上、望まし
くは１以上の値であることが要請される。この値
は、チヤンネル領域の不純物密度NDが大きくな
るにつれて、またドレイン電圧が大きくなるにつ
れて、大きくなつていく。第１図で、通常ソー
ス、ゲートはインターデイジタル状に構成され
る。あるいは、ソース領域がゲート領域に完全に
囲まれるように構成される。
第１図の構造と殆んど同じ構造の半導体装置
を、第２図ａに示すようなマスクでn+ソース領
域、p+ゲート領域を構成する。第２図ａで領域
がn+ソース領域に相当するところであり、領
域がp+ゲート領域に相当するところである。
マスク状での寸法が図には示されている。SiO2
膜、Si3N4膜のセルフアライン工程を用い、p+ゲ
ート領域の拡散深さ2.2vｍの素子を試作した。領
域、すなわちチヤンネルが9900ある素子であ
る。エピ層厚さは12vｍ、不純物密度５×1013cm
-3である。この素子は、殆んど完全なノーマリオ
フ動作をする。すなわち、ゲート電位が零（ゲー
トとソースが、同電位）の場合、ドレイン電流は
殆んど流れない。ゲート電圧を正に印加して始め
てドレイン電流が流れ始める。この素子のドレイ
ン電流Id、ドレイン電圧Vdの関係をゲート電圧
をパラメータに第２図ｂに示す。両対数グラフに
結果はプロツトされている。50ｍＶ程度以上のド
レイン電圧領域では、ドレイン電流は、ゲート電
圧が正で増大するにつれてドレイン電流は大きく
なつている。一方、ドレイン電圧の小さい領域で
は、たとえば、ドレイン電流が流れ始めるドレイ
ン電圧の値は、ゲート電圧が0.3Vから0.65Vまで
の間は、ゲート電圧の増加とともに次第に低下す
る。すなわち、電流は流れ易くなるのである。し
かし、ゲート電圧が0.7V、0.8Vとなるとドレイ
ン電流の流れ始めるドレイン電圧の値は逆に次第
に増加する。さらに、とくにゲート電圧が0.5V
より大きい状態では、ドレイン電流は一度流れ始
めるときわめて急峻に立上る。たとえば、ゲート
電圧Vgが0.8Vの場合には、わずか、ドレイン電
圧２ｍＶ程度の増加で、ドレイン電流は８桁増大
する。第２図ｂの特性が示すように、この素子の
ドレイン電流が飽和するドレイン電圧は、ソー
ス、ドレイン間が12vｍもあるにもかかわらず、
0.1Vときわめて小さい。
を、第２図ａに示すようなマスクでn+ソース領
域、p+ゲート領域を構成する。第２図ａで領域
がn+ソース領域に相当するところであり、領
域がp+ゲート領域に相当するところである。
マスク状での寸法が図には示されている。SiO2
膜、Si3N4膜のセルフアライン工程を用い、p+ゲ
ート領域の拡散深さ2.2vｍの素子を試作した。領
域、すなわちチヤンネルが9900ある素子であ
る。エピ層厚さは12vｍ、不純物密度５×1013cm
-3である。この素子は、殆んど完全なノーマリオ
フ動作をする。すなわち、ゲート電位が零（ゲー
トとソースが、同電位）の場合、ドレイン電流は
殆んど流れない。ゲート電圧を正に印加して始め
てドレイン電流が流れ始める。この素子のドレイ
ン電流Id、ドレイン電圧Vdの関係をゲート電圧
をパラメータに第２図ｂに示す。両対数グラフに
結果はプロツトされている。50ｍＶ程度以上のド
レイン電圧領域では、ドレイン電流は、ゲート電
圧が正で増大するにつれてドレイン電流は大きく
なつている。一方、ドレイン電圧の小さい領域で
は、たとえば、ドレイン電流が流れ始めるドレイ
ン電圧の値は、ゲート電圧が0.3Vから0.65Vまで
の間は、ゲート電圧の増加とともに次第に低下す
る。すなわち、電流は流れ易くなるのである。し
かし、ゲート電圧が0.7V、0.8Vとなるとドレイ
ン電流の流れ始めるドレイン電圧の値は逆に次第
に増加する。さらに、とくにゲート電圧が0.5V
より大きい状態では、ドレイン電流は一度流れ始
めるときわめて急峻に立上る。たとえば、ゲート
電圧Vgが0.8Vの場合には、わずか、ドレイン電
圧２ｍＶ程度の増加で、ドレイン電流は８桁増大
する。第２図ｂの特性が示すように、この素子の
ドレイン電流が飽和するドレイン電圧は、ソー
ス、ドレイン間が12vｍもあるにもかかわらず、
0.1Vときわめて小さい。
すなわち、きわめて低インピーダンスの素子で
ある。インピーダンスが小さく、飽和電圧が小さ
いことから、本発明の素子は、低電圧で動作しし
かも次段の駆動能力が大きく集積回路に最適であ
る。もちろん、また大電力の素子としても、導通
時の電圧降下がきわめて小さく、非常に効率の良
い動作が期待できる。
ある。インピーダンスが小さく、飽和電圧が小さ
いことから、本発明の素子は、低電圧で動作しし
かも次段の駆動能力が大きく集積回路に最適であ
る。もちろん、また大電力の素子としても、導通
時の電圧降下がきわめて小さく、非常に効率の良
い動作が期待できる。
第２図ｂに示される特性からも明らかなよう
に、ドレイン電流が飽和した領域における、ドレ
イン電流Idとゲート電圧Vgの関係は、ドレイン
電流が小さな領域（ゲート電圧が0.65V程度以下
の領域）では、殆んど完全に指数関数的である。
すなわち、 と表わせる。第２図ｂに示される例では、前記の
式におけるｎは殆んど１に等しい。Vgが0.7V以
上になると、Idは指数関数的増加よりややゆるや
かになる。
に、ドレイン電流が飽和した領域における、ドレ
イン電流Idとゲート電圧Vgの関係は、ドレイン
電流が小さな領域（ゲート電圧が0.65V程度以下
の領域）では、殆んど完全に指数関数的である。
すなわち、 と表わせる。第２図ｂに示される例では、前記の
式におけるｎは殆んど１に等しい。Vgが0.7V以
上になると、Idは指数関数的増加よりややゆるや
かになる。
第２図ｃには、ドレイン電流Idとゲート電流Ig
を、ドレイン電圧Vdの関数として示す。白抜き
の円がId、黒丸がIgである。Vgが0.4V、0.5V、
0.6V、0.7Vの例が示されている。IgはVdの増加
につれて減少し、数100ｍＶ以上のVdではIgは殆
んど一定になつている。ドレイン電圧が小さな領
域では、ゲート、ドレイン間も順方向にバイアス
されてゲートからドレインに流れる電流が存在す
る。ドレイン電圧の増加とともにドレインに流れ
るゲート電流は減少し、最終的にはゲート、ソー
ス間の順方向電流に落ち着くことから、こうした
傾向が現われる。
を、ドレイン電圧Vdの関数として示す。白抜き
の円がId、黒丸がIgである。Vgが0.4V、0.5V、
0.6V、0.7Vの例が示されている。IgはVdの増加
につれて減少し、数100ｍＶ以上のVdではIgは殆
んど一定になつている。ドレイン電圧が小さな領
域では、ゲート、ドレイン間も順方向にバイアス
されてゲートからドレインに流れる電流が存在す
る。ドレイン電圧の増加とともにドレインに流れ
るゲート電流は減少し、最終的にはゲート、ソー
ス間の順方向電流に落ち着くことから、こうした
傾向が現われる。
ドレイン電流Idが、わずか２、３ｍＶの電圧増
加で、７、８桁も増加するというこれまでのデバ
イスには全く見られなかつた、本発明の半導体デ
バイスの動作原理を以下に説明する。
加で、７、８桁も増加するというこれまでのデバ
イスには全く見られなかつた、本発明の半導体デ
バイスの動作原理を以下に説明する。
第３図乃至第５図に原理説明のための図を示
す。
す。
第３図は、切り込み領域の側壁の一部にp+ゲ
ートを設けたステツプカツト構造の素子を示して
いる。黒丸で示された点Ｐは、チヤンネル断面方
向ではもつとも障壁電位が低く、ソース、ドレイ
ン方向ではもつとも障壁電位の高い、鞍部点状の
固有ゲートを示している。ゲートと固有ゲートＰ
の間には高い抵抗（仮想ベース抵抗rvbと称す）
が存在している。第４図は固有ゲートを通るゲー
ト、ゲート間のポテンシヤル分布の例を示す。こ
のポテンシヤルが高い程電子は到達しにくい。第
４図に示されるポテンシヤル分布は、チヤンネル
の不純物密度ND、ゲート間隔Ｗ、チヤンネル長
ｌ、ドレイン電圧Vdによつて変化する。Vg＝０
では、非常に高い障壁が生じている場合を第４図
では示している。ゲートからのホール注入すなわ
ちゲート電流を一応考えない場合の、ゲートの順
方向電圧印加によるポテンシヤル分布変化が第４
図に示されている。Vg＝０、0.3Vbi、0.6Vbi、
0.8Vbiの場合に対してである。Vbiはゲート、チ
ヤンネル間拡散電位である。SiのP+n-接合では、
Vbiは0.6V〜0.8V程度の値になる。GaAsではも
う少し大きい。Vg＝0.6Vbiになると、障壁高さ
は十分低い。Vg＝0.8Vbiでは、障壁はなくなつ
ている。第４図では、ゲート電流Igを無視してい
た。ゲートを順方向にバイアスするので、実際に
はゲート電流が流れ。ホールは、第４図に示され
るポテンシヤルの高い所程到達し易い。したがつ
て、多くのホールはゲートから固有ゲートに向つ
て注入されることになる。従つて、第３図の矢印
に示すようなゲート電流が流れるわけである。ド
レイン電圧が０もしくは小さい間は、ゲート、ド
レイン間も順方向にバイアスされているから、ゲ
ート、ソース間電流Igsだけでなく、ゲート、ド
レイン間電流Igd（図示はされていない）も流れて
いることになる。第３図で、n+領域２１，２３
はドレイン領域、ソース領域、n-領域２２はチ
ヤンネルを構成する領域、p+領域２４はゲート
領域である。２１′，２３′，２４′はそれぞれド
レイン、ソース、ゲート電極、２６は絶縁層であ
る。
ートを設けたステツプカツト構造の素子を示して
いる。黒丸で示された点Ｐは、チヤンネル断面方
向ではもつとも障壁電位が低く、ソース、ドレイ
ン方向ではもつとも障壁電位の高い、鞍部点状の
固有ゲートを示している。ゲートと固有ゲートＰ
の間には高い抵抗（仮想ベース抵抗rvbと称す）
が存在している。第４図は固有ゲートを通るゲー
ト、ゲート間のポテンシヤル分布の例を示す。こ
のポテンシヤルが高い程電子は到達しにくい。第
４図に示されるポテンシヤル分布は、チヤンネル
の不純物密度ND、ゲート間隔Ｗ、チヤンネル長
ｌ、ドレイン電圧Vdによつて変化する。Vg＝０
では、非常に高い障壁が生じている場合を第４図
では示している。ゲートからのホール注入すなわ
ちゲート電流を一応考えない場合の、ゲートの順
方向電圧印加によるポテンシヤル分布変化が第４
図に示されている。Vg＝０、0.3Vbi、0.6Vbi、
0.8Vbiの場合に対してである。Vbiはゲート、チ
ヤンネル間拡散電位である。SiのP+n-接合では、
Vbiは0.6V〜0.8V程度の値になる。GaAsではも
う少し大きい。Vg＝0.6Vbiになると、障壁高さ
は十分低い。Vg＝0.8Vbiでは、障壁はなくなつ
ている。第４図では、ゲート電流Igを無視してい
た。ゲートを順方向にバイアスするので、実際に
はゲート電流が流れ。ホールは、第４図に示され
るポテンシヤルの高い所程到達し易い。したがつ
て、多くのホールはゲートから固有ゲートに向つ
て注入されることになる。従つて、第３図の矢印
に示すようなゲート電流が流れるわけである。ド
レイン電圧が０もしくは小さい間は、ゲート、ド
レイン間も順方向にバイアスされているから、ゲ
ート、ソース間電流Igsだけでなく、ゲート、ド
レイン間電流Igd（図示はされていない）も流れて
いることになる。第３図で、n+領域２１，２３
はドレイン領域、ソース領域、n-領域２２はチ
ヤンネルを構成する領域、p+領域２４はゲート
領域である。２１′，２３′，２４′はそれぞれド
レイン、ソース、ゲート電極、２６は絶縁層であ
る。
ノーマリオフ型素子にするには、ゲート間隔Ｗ
と不純物密度NDが、少なくともNDW2＜2.0×1015
cm-3（但しＷの単位はｖｍである）を満すように
選定する。チヤネルは高抵抗領域で形成される。
したがつて、ゲート領域と固有ゲートもしくは主
電流通路の間に高い抵抗rvbが存在することにな
る。この抵抗にゲート電流が流れるわけであるか
ら、チヤネル断面方向のポテンシヤルは第４図に
示されるようなものではなく、第５図の点線で示
されるような分布になる。すなわち、ゲート電圧
を順方向に切加しても、固有ゲート近傍の電位は
それに伴つて第４図のように低下するわけではな
く第５図の点線で示されるような分布になるので
ある。すなわち、ソースから見た障壁の高さは実
質的に高いままになるわけである。この状態か
ら、ドレイン電圧を印加していくと、ソースから
チヤネルに流れ込み、それまではゲートに流れ込
んでいた電子が、より電位的に低くされた（流れ
込み易い）ドレインに流れるようになる。すなわ
ち、ゲート電流が減少するわけである。ゲート電
流が減少すると、固有ゲート近傍の主電流路の電
位障壁の高さが低くなる。低くなると、ますます
電子はドレインに向つて流れ込むようになり、ゲ
ート電流は一層低下する。このような帰還ループ
が有効に働いて、ドレイン電流がきわめて急激に
増大するわけである。
と不純物密度NDが、少なくともNDW2＜2.0×1015
cm-3（但しＷの単位はｖｍである）を満すように
選定する。チヤネルは高抵抗領域で形成される。
したがつて、ゲート領域と固有ゲートもしくは主
電流通路の間に高い抵抗rvbが存在することにな
る。この抵抗にゲート電流が流れるわけであるか
ら、チヤネル断面方向のポテンシヤルは第４図に
示されるようなものではなく、第５図の点線で示
されるような分布になる。すなわち、ゲート電圧
を順方向に切加しても、固有ゲート近傍の電位は
それに伴つて第４図のように低下するわけではな
く第５図の点線で示されるような分布になるので
ある。すなわち、ソースから見た障壁の高さは実
質的に高いままになるわけである。この状態か
ら、ドレイン電圧を印加していくと、ソースから
チヤネルに流れ込み、それまではゲートに流れ込
んでいた電子が、より電位的に低くされた（流れ
込み易い）ドレインに流れるようになる。すなわ
ち、ゲート電流が減少するわけである。ゲート電
流が減少すると、固有ゲート近傍の主電流路の電
位障壁の高さが低くなる。低くなると、ますます
電子はドレインに向つて流れ込むようになり、ゲ
ート電流は一層低下する。このような帰還ループ
が有効に働いて、ドレイン電流がきわめて急激に
増大するわけである。
このようなドレイン電流の急激な増大があるこ
とによつて、本発明の半導体装置はきわめて低イ
ンピーダンスであり、導通時の電圧降下がきわめ
て小さく、非常に高効率の小消費電力の動作を示
す。集積回路にも大電力のスイツチング素子にも
きわめて有効である。
とによつて、本発明の半導体装置はきわめて低イ
ンピーダンスであり、導通時の電圧降下がきわめ
て小さく、非常に高効率の小消費電力の動作を示
す。集積回路にも大電力のスイツチング素子にも
きわめて有効である。
これまでノーマリオフ型素子について説明して
きたが、この技術思想はノーマリオフ型素子に限
られるわけではない。チヤネルの不純物密度が高
いか、ゲート間隔が広いかによりノーマリオン型
動作を示す素子においても、ゲートの順方向バイ
アスが深くなつて、ゲートからの少数キヤリア注
入が顕著になつた領域では同様の特性を得ること
ができる。ただし、この場合には、第２図に示す
急峻な立上りにくらべれば、やや立上りがゆるや
かになるし、電流の飽和が第２図ｂのものほど完
全ではなくなる。ドレイン電圧の影響がソース近
傍によく届くからである。いずれにしても、高不
純物空度領域より成るソース領域の近傍に固有ゲ
ート点が存在し、固有ゲート点近傍の主電流通路
とゲート間に大きな抵抗が存在し、この大きな抵
抗にゲート電流が流れるような構造のデバイスで
あれば同様の特性を示すわけである。固有ゲート
点を含むチヤネル断面がいわば仮想ベースの役割
りを果し、その仮想ベースに大きなベース抵抗が
存在することが、本発明の半導体装置の特徴にな
るわけである。
きたが、この技術思想はノーマリオフ型素子に限
られるわけではない。チヤネルの不純物密度が高
いか、ゲート間隔が広いかによりノーマリオン型
動作を示す素子においても、ゲートの順方向バイ
アスが深くなつて、ゲートからの少数キヤリア注
入が顕著になつた領域では同様の特性を得ること
ができる。ただし、この場合には、第２図に示す
急峻な立上りにくらべれば、やや立上りがゆるや
かになるし、電流の飽和が第２図ｂのものほど完
全ではなくなる。ドレイン電圧の影響がソース近
傍によく届くからである。いずれにしても、高不
純物空度領域より成るソース領域の近傍に固有ゲ
ート点が存在し、固有ゲート点近傍の主電流通路
とゲート間に大きな抵抗が存在し、この大きな抵
抗にゲート電流が流れるような構造のデバイスで
あれば同様の特性を示すわけである。固有ゲート
点を含むチヤネル断面がいわば仮想ベースの役割
りを果し、その仮想ベースに大きなベース抵抗が
存在することが、本発明の半導体装置の特徴にな
るわけである。
本発明の半導体装置の他の実施例を以下に示
す。
す。
第６図は、ゲートが埋込み領域として網目状も
しくはストライプ状に構成されたデバイスの断面
構造である。n+領域３１，３３がドレイン領域、
ソース領域である。n-領域３２はチヤンネルを
構成する領域、p+領域３４はゲート領域である。
３３′，３１′はソース電極、ドレイン電極であ
る。３６は絶縁層である。
しくはストライプ状に構成されたデバイスの断面
構造である。n+領域３１，３３がドレイン領域、
ソース領域である。n-領域３２はチヤンネルを
構成する領域、p+領域３４はゲート領域である。
３３′，３１′はソース電極、ドレイン電極であ
る。３６は絶縁層である。
第７図はゲートがシヨツトキ電極４４で構成さ
れた本発明の半導体装置の断面構造例である。
れた本発明の半導体装置の断面構造例である。
仮想ベースの効果をさらに顕著にするには、チ
ヤネルを横断してゲートに接する形で非常に抵抗
の高い領域を設けておけばよい。その例を第８図
に示す。高抵抗領域２５がソースに隣接して設け
られている。仮想ベースのベース抵抗rVbが一段
と大きくなり、しかも電子を多量に注入できる高
不純物密度ソース領域が隣接して存在するから、
きわめて急峻な立上りを示すことになる。第８図
で、n--領域２５はＰ型の高抵抗領域（p-領域）
に置き換えても殆んど同じ特性を示すことにな
る。バイポーラトランジスタと類似の構造となる
が、ベース領域が殆んどもしくは完全に空乏化す
るように寸法、不純物密度が選ばれる点が異な
る。いわば不均一ベースとなつているわけであ
る。
ヤネルを横断してゲートに接する形で非常に抵抗
の高い領域を設けておけばよい。その例を第８図
に示す。高抵抗領域２５がソースに隣接して設け
られている。仮想ベースのベース抵抗rVbが一段
と大きくなり、しかも電子を多量に注入できる高
不純物密度ソース領域が隣接して存在するから、
きわめて急峻な立上りを示すことになる。第８図
で、n--領域２５はＰ型の高抵抗領域（p-領域）
に置き換えても殆んど同じ特性を示すことにな
る。バイポーラトランジスタと類似の構造となる
が、ベース領域が殆んどもしくは完全に空乏化す
るように寸法、不純物密度が選ばれる点が異な
る。いわば不均一ベースとなつているわけであ
る。
同様の技術思想は、絶縁ゲート型デバイスにも
適用できる。第９図に、絶縁ゲート型の本発明の
半導体デバイスの説明図を示す。５４はゲート電
極、５６はSiO2，Si3N4、Al2O3、AlN等あるい
はこれらの複合絶縁層、もしくは導電性を増すた
めに他の物質たとえばPbO等を混入させた多元系
の絶縁層である。ゲートに正電圧を印加すると、
半導体表面に反転層が生じる。ゲート・チヤネル
間には電圧が加わつているから、ゲート絶縁膜の
抵抗を通して、ゲート・チヤネル間に電流が流れ
るから、その電圧降下のためにチヤネルとして発
生する反転層のキヤリア（この場合は電子）密度
が低下する。ところが、ドレイン電圧の影響がソ
ース近傍に影響して、ゲートの印加電圧により生
じたキヤリアがゲートに流れ込む前にドレインに
流れ込むようになると、ゲートに流れる電流が減
少する。ゲートに流れる電流が減少すると、ゲー
トの電圧がまともにチヤネルに加わるようになつ
て、ドレイン電流はますます増大する。接合型デ
バイスのところで説明した現象がそのまま、この
絶縁ゲート型（MOS型と称す）デバイスでも起
つているわけである。したがつて、このMOS型
デバイスの電流の立上りはやはりきわめて急峻に
なる。すなわち、不飽和型特性を示すMOS型デ
バイスの電流電圧特性はきわめて急峻に立上るこ
とになる。
適用できる。第９図に、絶縁ゲート型の本発明の
半導体デバイスの説明図を示す。５４はゲート電
極、５６はSiO2，Si3N4、Al2O3、AlN等あるい
はこれらの複合絶縁層、もしくは導電性を増すた
めに他の物質たとえばPbO等を混入させた多元系
の絶縁層である。ゲートに正電圧を印加すると、
半導体表面に反転層が生じる。ゲート・チヤネル
間には電圧が加わつているから、ゲート絶縁膜の
抵抗を通して、ゲート・チヤネル間に電流が流れ
るから、その電圧降下のためにチヤネルとして発
生する反転層のキヤリア（この場合は電子）密度
が低下する。ところが、ドレイン電圧の影響がソ
ース近傍に影響して、ゲートの印加電圧により生
じたキヤリアがゲートに流れ込む前にドレインに
流れ込むようになると、ゲートに流れる電流が減
少する。ゲートに流れる電流が減少すると、ゲー
トの電圧がまともにチヤネルに加わるようになつ
て、ドレイン電流はますます増大する。接合型デ
バイスのところで説明した現象がそのまま、この
絶縁ゲート型（MOS型と称す）デバイスでも起
つているわけである。したがつて、このMOS型
デバイスの電流の立上りはやはりきわめて急峻に
なる。すなわち、不飽和型特性を示すMOS型デ
バイスの電流電圧特性はきわめて急峻に立上るこ
とになる。
本発明のMOS型構造の実施例を第１０図に示
す。第１０図ａは、ゲート電極５４がソース５２
からドレイン５３にまで設けられている例であ
る。ソース近傍の電位がドレイン電圧によつて効
率よく制御されるようにP-領域５１の不純物密
度とソースドレイン間隔が選択されている。ソー
ス前面に電位障壁が残るパンチングスルー状態に
することが望ましいが、降壁がまつたく存在しな
いパンチスルー状態に設定してもよい。パンチス
ルー状態にするには、パンチングスルー状態にく
らべて、さらに不純物密度が低く、ソースドレイ
ン間隔が短くなるようにするのがよい。ドレイン
電流の立上りをきわめて急峻にするという本発明
の目的に一層適した構造例を第１０図ｂに示す。
チヤネルp-領域５１がソース近傍にだけ設けら
れ、チヤネルとドレインの間にはn-高抵抗領域
５７が設けられている。ソース領域の主表面から
離れた底面付近はｐ領域５８により覆われてい
る。主動作状態で、ドレイン電圧の影響がソース
近傍のチヤネルに十分影響するようn-領域５７
の不純物密度、寸法が選ばれている。チヤネルを
通り越した電子はn-領域５７中では拡がつて流
れ、しかも空間電荷抵抗を殆んど持たないから、
この部分による電流立上りをゆるやかにする作用
はきわめて小さい。その上、チヤネルは主表面と
ｐ領域５８の間に限定されているからゲート電圧
による電流制御が効率よく行なわれる。すなわ
ち、変換コンダクタンスが大きい。ドレイン電圧
が小さくてドレイン電流が流れない間は、チヤネ
ルの電荷はゲートに流れ、ゲート電圧の影響が効
率よくチヤネルに及ばない。ドレイン電圧がある
所定の電圧に達してドレイン方向に電流が流れる
と、ゲートに流れる電流が低下し、チヤネルの電
位がゲート電圧に従つて低下するから、ますます
ドレイン方向に電流が流れるということになるわ
けである。いわば、ゲートとチヤネルの間に、抵
抗を介して存在した負帰還作用が消滅して行くわ
けである。第１０図ｃにはＵ字型MoSデバイス
の例を示す。
す。第１０図ａは、ゲート電極５４がソース５２
からドレイン５３にまで設けられている例であ
る。ソース近傍の電位がドレイン電圧によつて効
率よく制御されるようにP-領域５１の不純物密
度とソースドレイン間隔が選択されている。ソー
ス前面に電位障壁が残るパンチングスルー状態に
することが望ましいが、降壁がまつたく存在しな
いパンチスルー状態に設定してもよい。パンチス
ルー状態にするには、パンチングスルー状態にく
らべて、さらに不純物密度が低く、ソースドレイ
ン間隔が短くなるようにするのがよい。ドレイン
電流の立上りをきわめて急峻にするという本発明
の目的に一層適した構造例を第１０図ｂに示す。
チヤネルp-領域５１がソース近傍にだけ設けら
れ、チヤネルとドレインの間にはn-高抵抗領域
５７が設けられている。ソース領域の主表面から
離れた底面付近はｐ領域５８により覆われてい
る。主動作状態で、ドレイン電圧の影響がソース
近傍のチヤネルに十分影響するようn-領域５７
の不純物密度、寸法が選ばれている。チヤネルを
通り越した電子はn-領域５７中では拡がつて流
れ、しかも空間電荷抵抗を殆んど持たないから、
この部分による電流立上りをゆるやかにする作用
はきわめて小さい。その上、チヤネルは主表面と
ｐ領域５８の間に限定されているからゲート電圧
による電流制御が効率よく行なわれる。すなわ
ち、変換コンダクタンスが大きい。ドレイン電圧
が小さくてドレイン電流が流れない間は、チヤネ
ルの電荷はゲートに流れ、ゲート電圧の影響が効
率よくチヤネルに及ばない。ドレイン電圧がある
所定の電圧に達してドレイン方向に電流が流れる
と、ゲートに流れる電流が低下し、チヤネルの電
位がゲート電圧に従つて低下するから、ますます
ドレイン方向に電流が流れるということになるわ
けである。いわば、ゲートとチヤネルの間に、抵
抗を介して存在した負帰還作用が消滅して行くわ
けである。第１０図ｃにはＵ字型MoSデバイス
の例を示す。
本発明の半導体装置は、ここで説明した具体例
に限られるものではないことは自明であろう。た
とえば導電型を全て反転した構造でもよいし、各
具体例の構造を種々に変形したり、組合わせたり
もできる。
に限られるものではないことは自明であろう。た
とえば導電型を全て反転した構造でもよいし、各
具体例の構造を種々に変形したり、組合わせたり
もできる。
要するに、主電流路となるチヤネルの電位を制
御するゲートと、主電流路との間に高い抵抗が存
在し、主電流路とゲートの間に電流が流れる構成
で、ドレイン側に電流が流れるようになると、ゲ
ートに流れ込む電流が減少することによつて、ゲ
ート電圧によつてチヤネルの電位制御が効率よく
行えるようになつて、ドレイン電流がますます増
大する構造であればよいわけである。ゲート構造
は接合型でもシヨツトキ型でも絶縁ゲート型でも
よい。通常絶縁物と呼ばれる物質も完全な絶縁体
であることはきわめてまれであり、微小ながら電
流を流し得る性質を主に考えれば高抵抗半導体と
呼べるものである。また動作モードはデプレツシ
ヨン型でもエンハンスメント型でもよい。ゲート
を制御電極と総称する。
御するゲートと、主電流路との間に高い抵抗が存
在し、主電流路とゲートの間に電流が流れる構成
で、ドレイン側に電流が流れるようになると、ゲ
ートに流れ込む電流が減少することによつて、ゲ
ート電圧によつてチヤネルの電位制御が効率よく
行えるようになつて、ドレイン電流がますます増
大する構造であればよいわけである。ゲート構造
は接合型でもシヨツトキ型でも絶縁ゲート型でも
よい。通常絶縁物と呼ばれる物質も完全な絶縁体
であることはきわめてまれであり、微小ながら電
流を流し得る性質を主に考えれば高抵抗半導体と
呼べるものである。また動作モードはデプレツシ
ヨン型でもエンハンスメント型でもよい。ゲート
を制御電極と総称する。
本発明の半導体装置は、従来公知の結晶成長技
術、拡散技術、イオン注入技術、微細加工技術、
リソグラフイ技術、CVD技術、熱酸化技術、配
線技術等により製造できる。
術、拡散技術、イオン注入技術、微細加工技術、
リソグラフイ技術、CVD技術、熱酸化技術、配
線技術等により製造できる。
本発明の、ゲートと主電流路間の抵抗の帰還作
用により電流電圧特性がきわめて急峻に立上るべ
くなされた半導体装置は、導通時の抵抗が小さ
く、変換コンダクタンスが大きく、きわめて小さ
な電圧で動作し、集積回路としては超低エネルギ
で高速のものが得られ、個別素子としてはきわめ
て効率のよい高速のスイツチングデバイスとなる
など、その工業的価値は高い。
用により電流電圧特性がきわめて急峻に立上るべ
くなされた半導体装置は、導通時の抵抗が小さ
く、変換コンダクタンスが大きく、きわめて小さ
な電圧で動作し、集積回路としては超低エネルギ
で高速のものが得られ、個別素子としてはきわめ
て効率のよい高速のスイツチングデバイスとなる
など、その工業的価値は高い。
第１図は本発明の１実施例の半導体装置の断面
図、第２図ａは第１図の装置を構造するのに用い
るマスク例の上面図、第２図ｂ，ｃは第１図の装
置の代表的特性図、第３図、第４図、第５図は本
発明の原理を説明するための半導体装置の断面
図、ゲート電流を無視した場合と考慮した場合と
のチヤネル断面方向の電位分布図、第６図、第７
図、第８図は本発明の他の実施例の半導体装置の
断面図、第９図は本発明の原理を説明するための
絶縁ゲートデバイスの断面図、第１０図ａ，ｂ，
ｃは本発明の他の実施例の絶縁ゲート型半導体装
置の断面図である。
図、第２図ａは第１図の装置を構造するのに用い
るマスク例の上面図、第２図ｂ，ｃは第１図の装
置の代表的特性図、第３図、第４図、第５図は本
発明の原理を説明するための半導体装置の断面
図、ゲート電流を無視した場合と考慮した場合と
のチヤネル断面方向の電位分布図、第６図、第７
図、第８図は本発明の他の実施例の半導体装置の
断面図、第９図は本発明の原理を説明するための
絶縁ゲートデバイスの断面図、第１０図ａ，ｂ，
ｃは本発明の他の実施例の絶縁ゲート型半導体装
置の断面図である。
Claims (1)
- １ ソース、ドレインよりなる主電流を流すため
の２つの主電極と、前記２つの主電極間を電気的
に接続する高抵抗半導体のチヤンネル領域と、前
記チヤンネル領域に隣接して設けられたゲート電
極を少なくとも具備し、前記ゲート電極に順方向
バイアスを加えることによつて主電流を制御する
ことを特徴とする静電誘導トランジスタにおい
て、主電流が指数関数則よりも急峻に増加する特
性を主動作状態の一部に含むべく帰還作用を有す
る仮想ベース抵抗を、チヤンネル領域の寸法及び
不純物密度によつて、チヤンネル領域の少なくと
も一部に設定したことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP635679A JPS5598872A (en) | 1979-01-22 | 1979-01-22 | Semiconductor device |
| US06/374,301 US4404575A (en) | 1979-01-22 | 1982-05-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP635679A JPS5598872A (en) | 1979-01-22 | 1979-01-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5598872A JPS5598872A (en) | 1980-07-28 |
| JPS6352475B2 true JPS6352475B2 (ja) | 1988-10-19 |
Family
ID=11636079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP635679A Granted JPS5598872A (en) | 1979-01-22 | 1979-01-22 | Semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4404575A (ja) |
| JP (1) | JPS5598872A (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2089119A (en) * | 1980-12-10 | 1982-06-16 | Philips Electronic Associated | High voltage semiconductor devices |
| US4692780A (en) * | 1985-04-30 | 1987-09-08 | Gte Laboratories Incorporated | Junction field effect transistor and method of fabricating |
| JPS622666A (ja) * | 1985-06-28 | 1987-01-08 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| IT1202313B (it) * | 1985-09-26 | 1989-02-02 | Sgs Microelettronica Spa | Dispositivo di potenza a semiconduttore,normaolmente interdetto pe alte tensioni e con ron modulata |
| US4805003A (en) * | 1987-11-10 | 1989-02-14 | Motorola Inc. | GaAs MESFET |
| US4903189A (en) * | 1988-04-27 | 1990-02-20 | General Electric Company | Low noise, high frequency synchronous rectifier |
| JP3229012B2 (ja) * | 1992-05-21 | 2001-11-12 | 株式会社東芝 | 半導体装置の製造方法 |
| DE19610135C1 (de) * | 1996-03-14 | 1997-06-19 | Siemens Ag | Elektronische Einrichtung, insbesondere zum Schalten elektrischer Ströme, für hohe Sperrspannungen und mit geringen Durchlaßverlusten |
| US5705830A (en) * | 1996-09-05 | 1998-01-06 | Northrop Grumman Corporation | Static induction transistors |
| WO1999007019A1 (de) * | 1997-08-01 | 1999-02-11 | Siemens Aktiengesellschaft | Dreipol-hochvolt-schalter |
| DE19840032C1 (de) * | 1998-09-02 | 1999-11-18 | Siemens Ag | Halbleiterbauelement und Herstellungsverfahren dazu |
| US6674107B1 (en) * | 1998-12-07 | 2004-01-06 | Lovoltech, Inc. | Enhancement mode junction field effect transistor with low on resistance |
| US6734715B1 (en) | 1999-11-29 | 2004-05-11 | Lovoltech, Inc. | Two terminal rectifier using normally off JFET |
| US6825514B2 (en) * | 2001-11-09 | 2004-11-30 | Infineon Technologies Ag | High-voltage semiconductor component |
| US6819089B2 (en) | 2001-11-09 | 2004-11-16 | Infineon Technologies Ag | Power factor correction circuit with high-voltage semiconductor component |
| US6900506B1 (en) | 2002-04-04 | 2005-05-31 | Lovoltech, Inc. | Method and structure for a high voltage junction field effect transistor |
| US7262461B1 (en) | 2002-05-20 | 2007-08-28 | Qspeed Semiconductor Inc. | JFET and MESFET structures for low voltage, high current and high frequency applications |
| US6921932B1 (en) | 2002-05-20 | 2005-07-26 | Lovoltech, Inc. | JFET and MESFET structures for low voltage, high current and high frequency applications |
| US7268378B1 (en) | 2002-05-29 | 2007-09-11 | Qspeed Semiconductor Inc. | Structure for reduced gate capacitance in a JFET |
| US6777722B1 (en) | 2002-07-02 | 2004-08-17 | Lovoltech, Inc. | Method and structure for double dose gate in a JFET |
| US6696706B1 (en) | 2002-10-22 | 2004-02-24 | Lovoltech, Inc. | Structure and method for a junction field effect transistor with reduced gate capacitance |
| US7075132B1 (en) | 2002-12-30 | 2006-07-11 | Lovoltech, Inc. | Programmable junction field effect transistor and method for programming the same |
| US7038260B1 (en) | 2003-03-04 | 2006-05-02 | Lovoltech, Incorporated | Dual gate structure for a FET and method for fabricating same |
| US7638841B2 (en) | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US7164160B2 (en) * | 2003-09-29 | 2007-01-16 | Texas Instruments Incorporated | Integrated circuit device with a vertical JFET |
| JP2007142015A (ja) * | 2005-11-16 | 2007-06-07 | Hitachi Ltd | 半導体装置 |
| JP2010541212A (ja) | 2007-09-21 | 2010-12-24 | フェアチャイルド・セミコンダクター・コーポレーション | 電力デバイスのための超接合構造及び製造方法 |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8872278B2 (en) | 2011-10-25 | 2014-10-28 | Fairchild Semiconductor Corporation | Integrated gate runner and field implant termination for trench devices |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238889A (en) * | 1975-09-22 | 1977-03-25 | Mitsubishi Electric Corp | Vertical junction type field effect transistor |
| JPS6048933B2 (ja) * | 1977-01-19 | 1985-10-30 | 財団法人半導体研究振興会 | 集積回路 |
| JPS5918870B2 (ja) * | 1977-05-15 | 1984-05-01 | 財団法人半導体研究振興会 | 半導体集積回路 |
| US4284997A (en) * | 1977-07-07 | 1981-08-18 | Zaidan Hojin Handotai Kenkyu Shinkokai | Static induction transistor and its applied devices |
-
1979
- 1979-01-22 JP JP635679A patent/JPS5598872A/ja active Granted
-
1982
- 1982-05-03 US US06/374,301 patent/US4404575A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5598872A (en) | 1980-07-28 |
| US4404575A (en) | 1983-09-13 |
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