JPS63236974A - 回路の遅延解析方式 - Google Patents
回路の遅延解析方式Info
- Publication number
- JPS63236974A JPS63236974A JP62072038A JP7203887A JPS63236974A JP S63236974 A JPS63236974 A JP S63236974A JP 62072038 A JP62072038 A JP 62072038A JP 7203887 A JP7203887 A JP 7203887A JP S63236974 A JPS63236974 A JP S63236974A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- simplification
- storage means
- delay
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Measurement Of Resistance Or Impedance (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１産業上の利用分野〕
本発明は回路の遅延解析方式に関し、特にネ・ソｔ・ワ
ーク情報および遅延時Ｗノ情報を有する回路のが延解析
方式に関する。
ーク情報および遅延時Ｗノ情報を有する回路のが延解析
方式に関する。
１従来の技術〕
従来の回路の遅延解析方式は、回路記憶手段、回路簡略
化手段、簡略化回路記憶手段および遅延時間解析手段を
有して構成され、回路の遅延解析を行っている。このよ
うな従来の技術としては回路処理装置がある（例えば特
願昭６１−４４５８６号）。
化手段、簡略化回路記憶手段および遅延時間解析手段を
有して構成され、回路の遅延解析を行っている。このよ
うな従来の技術としては回路処理装置がある（例えば特
願昭６１−４４５８６号）。
上述した従来の回路の遅延解析方式は、回路簡略化手段
で簡略化された回路を簡略化前の回路に復元するための
手段が存在していないため、遅延時間のある解析結果が
その目標値をはずれている遅延時間エラーの場合などに
おいて、簡略化前の回路内でどの位置がエラーを生ずる
原因であるかを的確に定めることが困難であり、このた
めｌこ多くの時間を必要とするという欠点がある。
で簡略化された回路を簡略化前の回路に復元するための
手段が存在していないため、遅延時間のある解析結果が
その目標値をはずれている遅延時間エラーの場合などに
おいて、簡略化前の回路内でどの位置がエラーを生ずる
原因であるかを的確に定めることが困難であり、このた
めｌこ多くの時間を必要とするという欠点がある。
本発明の目的は、回路簡略化手段で簡略化された回路を
簡略化前の回路に復元するためにネットワークおよび遅
延時間の復元情報を記憶する簡略化補助記憶手段を（ｌ
ｉｉｉえることにより、従来に比べてはるかに短時間で
簡略化前回路内で遅延時間エラーを生ずる原因となる位
置を的確に定めることができる回路の遅延解析方式を提
供することにある。
簡略化前の回路に復元するためにネットワークおよび遅
延時間の復元情報を記憶する簡略化補助記憶手段を（ｌ
ｉｉｉえることにより、従来に比べてはるかに短時間で
簡略化前回路内で遅延時間エラーを生ずる原因となる位
置を的確に定めることができる回路の遅延解析方式を提
供することにある。
し問題点を解決するための手段〕
本発明の回路の遅延解析方式は、遅延解析の対象となる
回路に関するネットワーク情報および遅延時間情報を記
憶する回路記憶手段と、前記回路記憶手段から読出した
ネットワーク情報および遅延時間情報により構成される
回路を回路素子数および接続数がより少なくかつ等価な
回路に変換して簡略化する回路簡略化手段と、前記回路
簡略化手段により簡略化された回路のネットワーク’ｈ
７ ？Ｖと遅延時間情報を記憶する簡略化回路記憶手段
と、前記回路簡略化手段で簡略化された回路を簡略化１
１ηの回路に復元するために必要となるネジ１〜ワーク
および遅延時間の復元情報を記憶する簡略化補助記憶手
段と、前記簡略化回路記憶手段と前記簡略化補助記憶手
段から読出された情報に基づいて前記遅延解析の対象と
なる回路の遅延時間の解析を行いその解析結果を表示す
る遅延時間解析手段とを備えて構成されている。
回路に関するネットワーク情報および遅延時間情報を記
憶する回路記憶手段と、前記回路記憶手段から読出した
ネットワーク情報および遅延時間情報により構成される
回路を回路素子数および接続数がより少なくかつ等価な
回路に変換して簡略化する回路簡略化手段と、前記回路
簡略化手段により簡略化された回路のネットワーク’ｈ
７ ？Ｖと遅延時間情報を記憶する簡略化回路記憶手段
と、前記回路簡略化手段で簡略化された回路を簡略化１
１ηの回路に復元するために必要となるネジ１〜ワーク
および遅延時間の復元情報を記憶する簡略化補助記憶手
段と、前記簡略化回路記憶手段と前記簡略化補助記憶手
段から読出された情報に基づいて前記遅延解析の対象と
なる回路の遅延時間の解析を行いその解析結果を表示す
る遅延時間解析手段とを備えて構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。回路記
憶手段１は遅延解析の対象となる論理回路に関するすべ
てのネットワーク情報および遅延時間情報を記憶し、回
路簡略化手段２は、この回路記憶手段１から読み出され
たネットワーク情報および遅延時間情報で構成される回
路を部分回路毎に回路素子数および接続数がより少なく
かつ等価な回路にそれぞれ変換して簡略化することによ
り全体として等価な回路に構成し、簡略化回路記憶手段
３は、回路簡略化手段２により簡略化された回路のネッ
トワーク情報および遅延時間情報を記憶し、簡略化補助
記憶手段４は、簡略化回路記憶手段３で簡略化された回
路を簡略化前の回路に復元するために必要となるネッ１
−ワークおよび遅延時間の復元情報を記憶し、遅延時間
解析手段５は、簡略化回路記憶手段３と簡略化補助記憶
手段４から読出された情報に基づいて遅延解析の対象と
なっている回路の遅延時間の解析を行いその解析結果を
表示する。
憶手段１は遅延解析の対象となる論理回路に関するすべ
てのネットワーク情報および遅延時間情報を記憶し、回
路簡略化手段２は、この回路記憶手段１から読み出され
たネットワーク情報および遅延時間情報で構成される回
路を部分回路毎に回路素子数および接続数がより少なく
かつ等価な回路にそれぞれ変換して簡略化することによ
り全体として等価な回路に構成し、簡略化回路記憶手段
３は、回路簡略化手段２により簡略化された回路のネッ
トワーク情報および遅延時間情報を記憶し、簡略化補助
記憶手段４は、簡略化回路記憶手段３で簡略化された回
路を簡略化前の回路に復元するために必要となるネッ１
−ワークおよび遅延時間の復元情報を記憶し、遅延時間
解析手段５は、簡略化回路記憶手段３と簡略化補助記憶
手段４から読出された情報に基づいて遅延解析の対象と
なっている回路の遅延時間の解析を行いその解析結果を
表示する。
第２図は簡略化前のネットワークモデルを示す接続状態
図であり、第３図は簡略化後のネットワークモデルを示
す接続状態図である。回路簡略化手段２によって、第２
図の回路が簡略化されることにより、第３図の回路が生
成されて、回路素子数および接続数がより少なくかつ遅
延時間などがすべて等価な回路へ簡略化される一例を示
している。
図であり、第３図は簡略化後のネットワークモデルを示
す接続状態図である。回路簡略化手段２によって、第２
図の回路が簡略化されることにより、第３図の回路が生
成されて、回路素子数および接続数がより少なくかつ遅
延時間などがすべて等価な回路へ簡略化される一例を示
している。
第２図に−おける回路素子６．８，９．］、］、。
１２はそれぞれ第３図における同じ回路素子６゜８．９
．１１になるが、第２図における回路素子７と接続１３
および１５からこれらのイ・ットヮーク情報および遅延
時間情報を合成して、第３図における接続１９が生成さ
れ、同様に回路素子７と接続１３および１６から接続２
０が、回路索子１０と接続１４および１７から接続２１
が、回路素子１０と接続１４および１８から接続２２が
それぞれ生成される。
．１１になるが、第２図における回路素子７と接続１３
および１５からこれらのイ・ットヮーク情報および遅延
時間情報を合成して、第３図における接続１９が生成さ
れ、同様に回路素子７と接続１３および１６から接続２
０が、回路索子１０と接続１４および１７から接続２１
が、回路素子１０と接続１４および１８から接続２２が
それぞれ生成される。
回路素子６，８，９．１．１．１２および接続＋９．２
０，２１．２２のネットワーク情報および遅延時間情報
は簡略化回路記憶手段３に記憶される。一方、簡略化前
の回路に復元するために必要となる回路素子７．１０お
よび接続１３゜１４．１５，１６，１７．１８のネット
ワーク情報および遅延時間情報は簡略化補助記憶手段４
に記憶される。
０，２１．２２のネットワーク情報および遅延時間情報
は簡略化回路記憶手段３に記憶される。一方、簡略化前
の回路に復元するために必要となる回路素子７．１０お
よび接続１３゜１４．１５，１６，１７．１８のネット
ワーク情報および遅延時間情報は簡略化補助記憶手段４
に記憶される。
上記の解析結果において、−例として、第３図上の接続
１つの遅延時間にのみエラーが存在する場合、遅延時間
解析手段５は、簡略化後の接続１９にエラーがあること
と第３図上の簡略化前の接続１５にエラーがある可能性
が最も高いことを合せて表示する。
１つの遅延時間にのみエラーが存在する場合、遅延時間
解析手段５は、簡略化後の接続１９にエラーがあること
と第３図上の簡略化前の接続１５にエラーがある可能性
が最も高いことを合せて表示する。
１発明の効果〕
以上説明したように、本発明は、回路簡略化手段で簡略
化された回路を復元するために必要となるネットワーク
情報および遅延時間の復元情報を記憶する簡略化補助記
憶手段を有することにより、従来に比べてはるかに短時
間で簡略化前の回路内での遅延時間エラーの位置を的確
に定めることができるという効果がある。
化された回路を復元するために必要となるネットワーク
情報および遅延時間の復元情報を記憶する簡略化補助記
憶手段を有することにより、従来に比べてはるかに短時
間で簡略化前の回路内での遅延時間エラーの位置を的確
に定めることができるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は簡略
化前のネットワークモデルを示す接続状７ｇ図、第３図
は簡略化後のネットワークモデルを示す接続状態図であ
る。 ■・・回路記憶手段、２・・・回路簡略化手段、３・・
・簡略化回路記憶手段、４・・・簡略化補助記憶手段、
５・・・遅延時１．”ｉＪ解析手段、６，７．８，９．
１０゜１１．１２・・・回路素子、１３，１４，１５゜
１６．１７，１８，１９，２０．２１．２２・・・接続
。
化前のネットワークモデルを示す接続状７ｇ図、第３図
は簡略化後のネットワークモデルを示す接続状態図であ
る。 ■・・回路記憶手段、２・・・回路簡略化手段、３・・
・簡略化回路記憶手段、４・・・簡略化補助記憶手段、
５・・・遅延時１．”ｉＪ解析手段、６，７．８，９．
１０゜１１．１２・・・回路素子、１３，１４，１５゜
１６．１７，１８，１９，２０．２１．２２・・・接続
。
Claims (1)
- 遅延解析の対象となる回路に関するネットワーク情報お
よび遅延時間情報を記憶する回路記憶手段と、前記回路
記憶手段から読出したネットワーク情報および遅延時間
情報により構成される回路を回路素子数および接続数が
より少なくかつ等価な回路に変換して簡略化する回路簡
略化手段と、前記回路簡略化手段により簡略化された回
路のネットワーク情報と遅延時間情報を記憶する簡略化
回路記憶手段と、前記回路簡略化手段で簡略化された回
路を簡略化前の回路に復元するために必要となるネット
ワークおよび遅延時間の復元情報を記憶する簡略化補助
記憶手段と、前記簡略化回路記憶手段と前記簡略化補助
記憶手段から読出された情報に基づいて前記遅延解析の
対象となる回路の遅延時間の解析を行いその解析結果を
表示する遅延時間解析手段とを備えることを特徴とする
回路の遅延解析方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072038A JPS63236974A (ja) | 1987-03-25 | 1987-03-25 | 回路の遅延解析方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072038A JPS63236974A (ja) | 1987-03-25 | 1987-03-25 | 回路の遅延解析方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63236974A true JPS63236974A (ja) | 1988-10-03 |
Family
ID=13477831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072038A Pending JPS63236974A (ja) | 1987-03-25 | 1987-03-25 | 回路の遅延解析方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63236974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08202761A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 論理回路遅延情報保持方式 |
-
1987
- 1987-03-25 JP JP62072038A patent/JPS63236974A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08202761A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 論理回路遅延情報保持方式 |
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