JPS63237464A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS63237464A JPS63237464A JP62072002A JP7200287A JPS63237464A JP S63237464 A JPS63237464 A JP S63237464A JP 62072002 A JP62072002 A JP 62072002A JP 7200287 A JP7200287 A JP 7200287A JP S63237464 A JPS63237464 A JP S63237464A
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- Japan
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- bit
- output
- polarity
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路、特にＭＡＳＫ ＲＯＭに関する
。
。
従来、ＭＡＳＫ ＲＯＭの書込みデータ極性はビット
によらず同一であった。第３図は従来のＭＡＳＫ Ｒ
ＯＭの例を示す回路図である。同図においてデコーダＤ
はアドレス信号Ａ０〜ＡＩを入力してデコードし、出力
１〜ｎを出す。クロック入力信号ＣＬＫが論理１（以後
、１′と記す）になると、デコーダＤにより選択された
１本のアドレスとのＡＮＤ条件をとってＡＮＤ回路回路
上り、ａｌ〜ａ４のうちのいづれか１アドレスが１′と
なる。一方、ＣＬＫが論理Ｏ（以後、°０′と記す）と
なるとインバータＩの出力ＰＱＯは１′となり、ディジ
ット線プリチャージ用ＮチャネルトランジスタＮがＯＮ
Ｌでディジット線０１〜Ｏｏは“１″となる。またＮチ
ャネルトランジスタＴ１１〜Ｔ、は、ソースをＧＮＤに
、ドレインをディジット線０１〜０ＩＩｌに、ゲートを
ワード線ａ１〜ａ、にそれぞれ接続したＲＯＭセルであ
る。ＲＯＭセルＴ１１〜ＴＩ１．、のドレインをレイア
ウトパターンでディジット線に接続することにより、Ｒ
ＯＭデータ“１′または０′を書込んでいる。
によらず同一であった。第３図は従来のＭＡＳＫ Ｒ
ＯＭの例を示す回路図である。同図においてデコーダＤ
はアドレス信号Ａ０〜ＡＩを入力してデコードし、出力
１〜ｎを出す。クロック入力信号ＣＬＫが論理１（以後
、１′と記す）になると、デコーダＤにより選択された
１本のアドレスとのＡＮＤ条件をとってＡＮＤ回路回路
上り、ａｌ〜ａ４のうちのいづれか１アドレスが１′と
なる。一方、ＣＬＫが論理Ｏ（以後、°０′と記す）と
なるとインバータＩの出力ＰＱＯは１′となり、ディジ
ット線プリチャージ用ＮチャネルトランジスタＮがＯＮ
Ｌでディジット線０１〜Ｏｏは“１″となる。またＮチ
ャネルトランジスタＴ１１〜Ｔ、は、ソースをＧＮＤに
、ドレインをディジット線０１〜０ＩＩｌに、ゲートを
ワード線ａ１〜ａ、にそれぞれ接続したＲＯＭセルであ
る。ＲＯＭセルＴ１１〜ＴＩ１．、のドレインをレイア
ウトパターンでディジット線に接続することにより、Ｒ
ＯＭデータ“１′または０′を書込んでいる。
例えばａｌが１′になると、ａｌに接続されているＮチ
ャネルトランジスタＴｌｌ−Ｔｌｆｆ１がＯＮする。こ
のときＲＯＭセルのトランジスタのドレインをデジット
線０１〜０．に接続しておかなければディジット線はプ
リチャージされて“１゛となっているので、出力の非反
転回路Ｆを経由して出力端子Ｄ１には１′が出力される
。逆にトランジスタのドレインをディジット線に接続し
ておけばディジット線は０′になりＲＯＭ出力は“０′
になる。
ャネルトランジスタＴｌｌ−Ｔｌｆｆ１がＯＮする。こ
のときＲＯＭセルのトランジスタのドレインをデジット
線０１〜０．に接続しておかなければディジット線はプ
リチャージされて“１゛となっているので、出力の非反
転回路Ｆを経由して出力端子Ｄ１には１′が出力される
。逆にトランジスタのドレインをディジット線に接続し
ておけばディジット線は０′になりＲＯＭ出力は“０′
になる。
一般に、レイアウトパターンでＲＯＭセルのドレインを
ディジット線に接続する場合にはコンタクト、スルーホ
ール、あるいはメタル配線により行う。一方ＲＯＭの書
込みデータは、０′又は“１′のどちらかが多い傾向が
ある。したがってレイアウトパターンによる接続が少な
くなるように読出し側の論理を構成しておけば、コンタ
クト、スルーホール、またはメタル配線が少なくなり、
歩留りを向上させることができる。
ディジット線に接続する場合にはコンタクト、スルーホ
ール、あるいはメタル配線により行う。一方ＲＯＭの書
込みデータは、０′又は“１′のどちらかが多い傾向が
ある。したがってレイアウトパターンによる接続が少な
くなるように読出し側の論理を構成しておけば、コンタ
クト、スルーホール、またはメタル配線が少なくなり、
歩留りを向上させることができる。
従来のＲＯＭの出力回路Ｆは同一極性で出力をとり出す
回路になっているので、データ書込み用のレイアウトパ
ターンをあまり減少することができず、歩留りも向上し
ないという欠点がある。
回路になっているので、データ書込み用のレイアウトパ
ターンをあまり減少することができず、歩留りも向上し
ないという欠点がある。
〔発明が解決しようとする問題点〕
本発明が解決しようとする問題点、換言すれば本発明の
目的は書込みデータの極性を任意に変更できるようにし
て上記の欠点を改良したメモリ回路を提供することにあ
る。
目的は書込みデータの極性を任意に変更できるようにし
て上記の欠点を改良したメモリ回路を提供することにあ
る。
すなわち上述した従来のＭＡＳＫＲＯＭが書込みデータ
極性を同一にしていたのに対し、本発明はデータ書込み
に要するレイアウトパターンの数が最小になるように書
込み極性をディジット線又はビット線対応に変えるとい
う独創的内容を有する。
極性を同一にしていたのに対し、本発明はデータ書込み
に要するレイアウトパターンの数が最小になるように書
込み極性をディジット線又はビット線対応に変えるとい
う独創的内容を有する。
本発明のメモリ回路は、ディジット線又はビット線単位
に書込みデータの極性を任意に設定し、前記データの極
性に対応して前記ディジット線又はビット線の出力に極
性反転又は非反転回路を具備して構成される。
に書込みデータの極性を任意に設定し、前記データの極
性に対応して前記ディジット線又はビット線の出力に極
性反転又は非反転回路を具備して構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第一の実施例を示す回路図である。同
図においてメモリ回路はディジット線出力に２−１セレ
クターを設け、セレクターの制御入力Ｃ１〜ｃｍをビッ
ト対応にＧＮＤ又はＶＤＤに接続する。すなわちＧＮＤ
に接続した場合にはディジット線出力を反転し、ＶＤＤ
に接続した場合にはディジット線を非反転して出力する
。
図においてメモリ回路はディジット線出力に２−１セレ
クターを設け、セレクターの制御入力Ｃ１〜ｃｍをビッ
ト対応にＧＮＤ又はＶＤＤに接続する。すなわちＧＮＤ
に接続した場合にはディジット線出力を反転し、ＶＤＤ
に接続した場合にはディジット線を非反転して出力する
。
今、ビットＯは書込みデータ“１°が多いとすると、ビ
ット０については書込みデータ“１゛のときＲＯＭセル
のドレインとディジット線は接続せず、２−１セレクタ
の制御人力Ｃ８をＶＤＤに接続する。こうすることによ
り、ビット０のＲＯＭセルのトレインとディジット線を
接続するコンタクトの数を減少することができるので、
歩留りを向上することができる。
ット０については書込みデータ“１゛のときＲＯＭセル
のドレインとディジット線は接続せず、２−１セレクタ
の制御人力Ｃ８をＶＤＤに接続する。こうすることによ
り、ビット０のＲＯＭセルのトレインとディジット線を
接続するコンタクトの数を減少することができるので、
歩留りを向上することができる。
逆にビットｍは書込みデータ゛Ｏ°が多いとすると、ビ
ットｍについては書込みデータ“０°のときＲＯＭセル
のドレインとディジット線は接続せず、２−１セレクタ
の制御入力Ｃ９をＧＮＤに接続する。こうすることによ
りビットｍのＲＯＭセルのドレインとディジット線とを
接続するコンタクト、スルーホール、またはメタル配線
等をレイアウトパターン数を減少でき、歩留り向上をは
かることができる。
ットｍについては書込みデータ“０°のときＲＯＭセル
のドレインとディジット線は接続せず、２−１セレクタ
の制御入力Ｃ９をＧＮＤに接続する。こうすることによ
りビットｍのＲＯＭセルのドレインとディジット線とを
接続するコンタクト、スルーホール、またはメタル配線
等をレイアウトパターン数を減少でき、歩留り向上をは
かることができる。
第２図は本発明の第２の実施例を示す回路図である。同
図においてメモリ回路は１ビツトが２本のディジット線
より構成されており、ディジット線ごとに書込みデータ
の極性を設定し、それに対応して出力回路に反転回路、
非反転回路を入れている。
図においてメモリ回路は１ビツトが２本のディジット線
より構成されており、ディジット線ごとに書込みデータ
の極性を設定し、それに対応して出力回路に反転回路、
非反転回路を入れている。
たとえばディジット線０１では書込みデータ゛０′が多
いとすると、書込みデータ“０゛のときＲＯＭセルのト
ランジスタとディジット線を接続しないようにして出力
にインバータを入れ、ディジット線０２では、書込みデ
ータ“１°が多いとすると、書込みデータ′１゛のとき
ＲＯＭセルのトランジスタのドレインとディジット線を
接続しないようにしている。すなわち同図ではディジッ
ト線ごとに書込みデータの極性を設定し、出力回路にそ
の極性に対応して反転・非反転回路を入れている。
いとすると、書込みデータ“０゛のときＲＯＭセルのト
ランジスタとディジット線を接続しないようにして出力
にインバータを入れ、ディジット線０２では、書込みデ
ータ“１°が多いとすると、書込みデータ′１゛のとき
ＲＯＭセルのトランジスタのドレインとディジット線を
接続しないようにしている。すなわち同図ではディジッ
ト線ごとに書込みデータの極性を設定し、出力回路にそ
の極性に対応して反転・非反転回路を入れている。
以上説明したように本発明は、ディジット線又はビット
線ごとに出力回路の極性を設定することにより、ＲＯＭ
セルとディジット線を接続するコンタクト、スルーホー
ル、またはメタル配線等のレイアウトパターンの数を減
少させ歩留りを向上できる効果がある。
線ごとに出力回路の極性を設定することにより、ＲＯＭ
セルとディジット線を接続するコンタクト、スルーホー
ル、またはメタル配線等のレイアウトパターンの数を減
少させ歩留りを向上できる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来例を
示す回路図である。 Ｄ・・・デコーダ、■・・・インバータ、Ｔ１１〜Ｔ
ａｌ・・ＲＯＭセル、０１〜０１・・・ディジット線。 茅１ 父 ＤＩ Ｄｔｎ表 ２
口 Ｄｔ Ｄ、を 峯３＠ Ｄｌ −−−−−−−−−−−−−−Ｄヨ苗ヒ・斗
本発明の第２の実施例を示す回路図、第３図は従来例を
示す回路図である。 Ｄ・・・デコーダ、■・・・インバータ、Ｔ１１〜Ｔ
ａｌ・・ＲＯＭセル、０１〜０１・・・ディジット線。 茅１ 父 ＤＩ Ｄｔｎ表 ２
口 Ｄｔ Ｄ、を 峯３＠ Ｄｌ −−−−−−−−−−−−−−Ｄヨ苗ヒ・斗
Claims (1)
- ディジット線又はビット線単位に書込みデータの極性
を任意に設定し、前記データの極性に対応して前記ディ
ジット線又はビット線の出力に極性反転又は非反転回路
を具備したことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072002A JPS63237464A (ja) | 1987-03-25 | 1987-03-25 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072002A JPS63237464A (ja) | 1987-03-25 | 1987-03-25 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63237464A true JPS63237464A (ja) | 1988-10-03 |
Family
ID=13476777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072002A Pending JPS63237464A (ja) | 1987-03-25 | 1987-03-25 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237464A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0264998A (ja) * | 1988-08-30 | 1990-03-05 | Fujitsu Ltd | 読み出し専用記憶装置 |
| JPH0575073A (ja) * | 1991-09-17 | 1993-03-26 | Nec Kyushu Ltd | 電界効果型半導体集積回路装置 |
| US6021085A (en) * | 1997-04-25 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Read only semiconductor memory device |
| JP2006148090A (ja) * | 2005-10-24 | 2006-06-08 | Hitachi Ltd | 認識番号を有する半導体装置、その製造方法及び電子装置 |
| US7382640B2 (en) | 2001-04-18 | 2008-06-03 | Samsung Electronics Co., Ltd. | High-speed programmable ROM, memory cell structure therefor, and method for writing data on/reading data from the programmable ROM |
-
1987
- 1987-03-25 JP JP62072002A patent/JPS63237464A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0264998A (ja) * | 1988-08-30 | 1990-03-05 | Fujitsu Ltd | 読み出し専用記憶装置 |
| JPH0575073A (ja) * | 1991-09-17 | 1993-03-26 | Nec Kyushu Ltd | 電界効果型半導体集積回路装置 |
| US6021085A (en) * | 1997-04-25 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Read only semiconductor memory device |
| US7382640B2 (en) | 2001-04-18 | 2008-06-03 | Samsung Electronics Co., Ltd. | High-speed programmable ROM, memory cell structure therefor, and method for writing data on/reading data from the programmable ROM |
| JP2006148090A (ja) * | 2005-10-24 | 2006-06-08 | Hitachi Ltd | 認識番号を有する半導体装置、その製造方法及び電子装置 |
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