JPS63242564A - プリンタ信号処理回路 - Google Patents
プリンタ信号処理回路Info
- Publication number
- JPS63242564A JPS63242564A JP62074020A JP7402087A JPS63242564A JP S63242564 A JPS63242564 A JP S63242564A JP 62074020 A JP62074020 A JP 62074020A JP 7402087 A JP7402087 A JP 7402087A JP S63242564 A JPS63242564 A JP S63242564A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- data
- shift register
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビデオ信号を入力とするビデオプリンタに係り
、特により高速にプリントするに好適なプリンタ信号処
理回路忙関する。
、特により高速にプリントするに好適なプリンタ信号処
理回路忙関する。
従来の装置は、特開昭５８−１３８６６７号公報に記載
のよ５に、画像メモリーからデータを読み出し、ｌライ
ン毎にプリントする構成となっていた。しかし１ライン
のプリント速度は１フレ一ム期間あるいはそれより遅い
速度であり、高速プリントへの適用およびデータ読み出
し、書き込みについては配慮されていなかった。
のよ５に、画像メモリーからデータを読み出し、ｌライ
ン毎にプリントする構成となっていた。しかし１ライン
のプリント速度は１フレ一ム期間あるいはそれより遅い
速度であり、高速プリントへの適用およびデータ読み出
し、書き込みについては配慮されていなかった。
上記従来技術はデータ処理機能を含めたデータ読み出し
、書き込み、高速プリントの点には配慮されておらず、
１ラインのプリントが１フレ一ム期間より短かくなるよ
うなシステム構成、タイヤング制御に配慮がなされてお
らず、高速プリントができない問題があった。
、書き込み、高速プリントの点には配慮されておらず、
１ラインのプリントが１フレ一ム期間より短かくなるよ
うなシステム構成、タイヤング制御に配慮がなされてお
らず、高速プリントができない問題があった。
本発明の目的は、高速プリント可能なプリンタ用信号処
理回路を提供することにある。
理回路を提供することにある。
上記目的は、メモリーをフィールド単位で書き込み、読
み出しの動作を切り換えるとともにフィールド内を書き
込み専用のスロットと読み出し専用のスロットに分割し
、読み出し側あるいは書き込み側にデータのラッチ回路
を設け、同一タイミングでメモリーをアクセスすること
をなくすことにより、達成される。
み出しの動作を切り換えるとともにフィールド内を書き
込み専用のスロットと読み出し専用のスロットに分割し
、読み出し側あるいは書き込み側にデータのラッチ回路
を設け、同一タイミングでメモリーをアクセスすること
をなくすことにより、達成される。
メモリーはアドレスによりい（つかの領域に分割され、
フィールド単位である領域が書き込みに使用されている
時は、他の領域が読み出しに使用されるように動作する
。さらにフィールド単位のなかでも一定時間おきに書き
込み、読み出し動作を切りかえ、かつ読み出しあるいは
書き込み側にデータのラッチ回路を設けることにより、
高速プリント動作時のメモリー領域の重複、同一タイミ
ングでの書き込み、読み出しの重複が避けられる。
フィールド単位である領域が書き込みに使用されている
時は、他の領域が読み出しに使用されるように動作する
。さらにフィールド単位のなかでも一定時間おきに書き
込み、読み出し動作を切りかえ、かつ読み出しあるいは
書き込み側にデータのラッチ回路を設けることにより、
高速プリント動作時のメモリー領域の重複、同一タイミ
ングでの書き込み、読み出しの重複が避けられる。
以下本発明の一実施例を第１図により説明する。
第１図は映像を縦方向にサンプリングし、いったんメモ
リーに蓄え一定の処理をおこなった後、感熱ヘッドにこ
のデータを送り、信号レベルに応じた発熱をさせ１ライ
ンのプリントをおこなうビデオプリンタの信号処理回路
である。第１図において、１は入力された映像信号なＡ
Ｄ変換するＡＤ変換器、２はＡＤ変換されたデータをい
ったん記憶するラッチ回路、３はＡＤ変換されたデータ
数うイン分を蓄えるメモリー、４は書き込みを制御する
書き込みパルス生成回路、５は複合同期信号から垂直同
期信号、水平同期信号を分離する同期分離回路、６は書
き込みアドレスの下位部を生成するＷｒ ｉ ｔ ｅ下
位アドレス回路、７はプリント命令を受けて読み出しア
ドレスの下位部を生成する１ｅａｄ下位アドレス回路、
９はメモリーの上位アドレスを決めメモリーの使用する
領域を決めるメモリー領域選択回路、１０は書き込みア
ドレスと読み出しアドレスとをスロット信号により切り
換える切り換え回路、１１はメモリー３より読み出され
たデータをラッチするラッチ回路、１２は感熱ヘッドを
駆動する中間調制御回路、１３はたとえば５１２列から
なる感熱ヘッドである。この感熱ヘッド１３は５１２個
のシフトレジスタ１３αと５１２個のラッチ回路１３Ａ
と５１２個のゲート回路１３Ｃと５１２個の発熱体１３
Ｉ：Ｌからなっている。
リーに蓄え一定の処理をおこなった後、感熱ヘッドにこ
のデータを送り、信号レベルに応じた発熱をさせ１ライ
ンのプリントをおこなうビデオプリンタの信号処理回路
である。第１図において、１は入力された映像信号なＡ
Ｄ変換するＡＤ変換器、２はＡＤ変換されたデータをい
ったん記憶するラッチ回路、３はＡＤ変換されたデータ
数うイン分を蓄えるメモリー、４は書き込みを制御する
書き込みパルス生成回路、５は複合同期信号から垂直同
期信号、水平同期信号を分離する同期分離回路、６は書
き込みアドレスの下位部を生成するＷｒ ｉ ｔ ｅ下
位アドレス回路、７はプリント命令を受けて読み出しア
ドレスの下位部を生成する１ｅａｄ下位アドレス回路、
９はメモリーの上位アドレスを決めメモリーの使用する
領域を決めるメモリー領域選択回路、１０は書き込みア
ドレスと読み出しアドレスとをスロット信号により切り
換える切り換え回路、１１はメモリー３より読み出され
たデータをラッチするラッチ回路、１２は感熱ヘッドを
駆動する中間調制御回路、１３はたとえば５１２列から
なる感熱ヘッドである。この感熱ヘッド１３は５１２個
のシフトレジスタ１３αと５１２個のラッチ回路１３Ａ
と５１２個のゲート回路１３Ｃと５１２個の発熱体１３
Ｉ：Ｌからなっている。
また第２図、第３図はそれぞれｖＩｙルＣ周期。
１Ｊｚｙｎｃ周期での動作を示すタイムチャートである
。
。
第４図は５１２ラインをメモリーするメモリーマツプを
示す。以下図をもちいて説明する。
示す。以下図をもちいて説明する。
最初に第４図に示すようにメモリーを５１２ラインずつ
４つのエリアＡ、Ｂ、Ｃ，Ｄに分割しそれぞれを第２図
に示すようにフレーム単位で５１２ラインのデータを取
り込み、１フイールドに１ラインプリントするモードに
ついて説明する。メモリー領域Ａ、Ｂは２ライン分のデ
ータを１フレ一ム期間にとり込む。とり込まれたデータ
は次のフレームでメモリー領域Ａ、Ｈの順に読み出され
２ライン分のプリントをおこなう。この時メモリー領域
Ｃ，Ｄは２ライン分のデータをメモリーに書き込む。以
下順次切り換えて１フイールドに１ラインずつプリント
動作をおこなう。このような動作なおこなう回路の１例
が第１図である。
４つのエリアＡ、Ｂ、Ｃ，Ｄに分割しそれぞれを第２図
に示すようにフレーム単位で５１２ラインのデータを取
り込み、１フイールドに１ラインプリントするモードに
ついて説明する。メモリー領域Ａ、Ｂは２ライン分のデ
ータを１フレ一ム期間にとり込む。とり込まれたデータ
は次のフレームでメモリー領域Ａ、Ｈの順に読み出され
２ライン分のプリントをおこなう。この時メモリー領域
Ｃ，Ｄは２ライン分のデータをメモリーに書き込む。以
下順次切り換えて１フイールドに１ラインずつプリント
動作をおこなう。このような動作なおこなう回路の１例
が第１図である。
ＡＤに入力された原色信号あるいは白黒信号はＡＤ変換
後いったんラッチ回路２に記憶される。
後いったんラッチ回路２に記憶される。
ここでＡＤ変換用のクロックは第３図に示すようプリン
ト左端では映像信号の最初の部分ＡＤＣＫＩを、右端で
は映像信号の終りの部分ＡＴ）ＣＫ２をサンプリングす
る。さらにこの時メモリーＡ、ＢあるいはＣ，Ｄのエリ
ア、２ライン分を書き込むため連続２回サンプリングす
る。このようにして取り込まれたデータはＨｚｙｎｃの
直後の２スロット期間にメモリー３に書き込まれる。こ
の際、同期分離したＶ 、 Ｈｚｙｎｃをもとに書き込
みパルス生成回路４ではアドレス回路６およびメモリー
３を制御するクロックを発生させるとともに切り換え回
路１０をこの期間のみｗｒｉｔｅ側に切り換えるもので
ある。
ト左端では映像信号の最初の部分ＡＤＣＫＩを、右端で
は映像信号の終りの部分ＡＴ）ＣＫ２をサンプリングす
る。さらにこの時メモリーＡ、ＢあるいはＣ，Ｄのエリ
ア、２ライン分を書き込むため連続２回サンプリングす
る。このようにして取り込まれたデータはＨｚｙｎｃの
直後の２スロット期間にメモリー３に書き込まれる。こ
の際、同期分離したＶ 、 Ｈｚｙｎｃをもとに書き込
みパルス生成回路４ではアドレス回路６およびメモリー
３を制御するクロックを発生させるとともに切り換え回
路１０をこの期間のみｗｒｉｔｅ側に切り換えるもので
ある。
一方読み出し時にはプリント命令を読み出しカウンタ７
が受は取ると、ｗｒｉｔｇｔｌｏｔ以外で１１１次アド
レスをカウントアツプしてメモリー３を読み出す。
が受は取ると、ｗｒｉｔｇｔｌｏｔ以外で１１１次アド
レスをカウントアツプしてメモリー３を読み出す。
このようにして読み出されたデータはいったんラッチ回
路１１でラッチ後、中間調制御回路１２を介してヘッド
１３に入力される。ヘッドでは５１２ライン分のデータ
がシフトレジスタ１３ａに入力後、ラッチ１３ｈにこの
データをラッチし、中間調制御回路１２よりゲート１３
Ｃを閉じ、必要なラインのみＯＮをさせ発熱させる。こ
れを各ラインのレベルに応じて０Ｎ−ＯＦＦ制御して階
調をもつ１ライン分のプリントを得る。これを順次ライ
ン毎におこなうことによりプリント画を得る。
路１１でラッチ後、中間調制御回路１２を介してヘッド
１３に入力される。ヘッドでは５１２ライン分のデータ
がシフトレジスタ１３ａに入力後、ラッチ１３ｈにこの
データをラッチし、中間調制御回路１２よりゲート１３
Ｃを閉じ、必要なラインのみＯＮをさせ発熱させる。こ
れを各ラインのレベルに応じて０Ｎ−ＯＦＦ制御して階
調をもつ１ライン分のプリントを得る。これを順次ライ
ン毎におこなうことによりプリント画を得る。
以上説明したように本発明では２フレームを１つの周期
として交互にメモリーの領域を切り換えて１ラインずつ
プリントすることにより高速プリントを実現している。
として交互にメモリーの領域を切り換えて１ラインずつ
プリントすることにより高速プリントを実現している。
またこの時書き込みと読み出しのスロットを分割し高速
プリントによるタイミングの重複を避けている。
プリントによるタイミングの重複を避けている。
なお本実施例では１ライン／１フイールドのプリントに
ついて説明したが、１ライン７０．５フイールドのより
高速なプリント動作についても、メモリーの領域を８つ
に分け、ｌフレーム期間に４つのエリアを書き込み、残
りの４ラインをプリント読み出しとすることにより制御
することが可能である。
ついて説明したが、１ライン７０．５フイールドのより
高速なプリント動作についても、メモリーの領域を８つ
に分け、ｌフレーム期間に４つのエリアを書き込み、残
りの４ラインをプリント読み出しとすることにより制御
することが可能である。
またメモリー３の使用量を減らすため、メモリー領域選
択回路９の上位ビットを制御することによりフィールド
動作をおこなうことが可能である。
択回路９の上位ビットを制御することによりフィールド
動作をおこなうことが可能である。
これは第２図に示すように、奇数あるいは偶数フィール
ドの２５６ライン分のみサンプリングし、残りの２５６
ラインを前のラインのデータで置換するものである。こ
のような制御はメモリーの領域のみ制御すれば良く、よ
り簡単な操作でメモリーの削減をおこなうことができる
。
ドの２５６ライン分のみサンプリングし、残りの２５６
ラインを前のラインのデータで置換するものである。こ
のような制御はメモリーの領域のみ制御すれば良く、よ
り簡単な操作でメモリーの削減をおこなうことができる
。
第５図は本発明による他の一実施例である。第５図にお
いて第１図と同一符号は同一機能を有する。２０は列デ
ータを一度にシフトレジスタ２０ｂに転送することが可
能なデュアルポートメモリー２０である。２１はヘッド
１３のシフトレジスタ１３α出力とメモリー内のシフト
レジスタとのＥｘ−ＯＲ回路である。２２はＩ１０制御
回路で書き込みパルス発御するものである。以下図面を
もちいて説明する。
いて第１図と同一符号は同一機能を有する。２０は列デ
ータを一度にシフトレジスタ２０ｂに転送することが可
能なデュアルポートメモリー２０である。２１はヘッド
１３のシフトレジスタ１３α出力とメモリー内のシフト
レジスタとのＥｘ−ＯＲ回路である。２２はＩ１０制御
回路で書き込みパルス発御するものである。以下図面を
もちいて説明する。
列データをパラレルにシフトレジスタ２０ｂに転送でき
るデュアルポートメモリー２０は、アドレスを決めて読
み出す従来のランダムアクセスに比べて、シフトレジス
タ２０６を使ってのアクセス速度は１０倍程度高速とな
ることが知られている。そこで書き込み時には従来のラ
ンダムアクセスを使用し、読み出し時にはより高速化す
るためにシフトレジスタ２０ｈを利用したシリアルアク
セスをおこなうものである。
るデュアルポートメモリー２０は、アドレスを決めて読
み出す従来のランダムアクセスに比べて、シフトレジス
タ２０６を使ってのアクセス速度は１０倍程度高速とな
ることが知られている。そこで書き込み時には従来のラ
ンダムアクセスを使用し、読み出し時にはより高速化す
るためにシフトレジスタ２０ｈを利用したシリアルアク
セスをおこなうものである。
以下図に従って動作を説明する。映像信号はいったんＡ
Ｄ変換後、ラッチ回路２に取り込まれる。
Ｄ変換後、ラッチ回路２に取り込まれる。
ここで、ＡＤ変換されたデータをメモリーに書き込み、
読み出し時に中間調制御回路１２で０Ｎ−ＯＦＦデータ
に変換するのでは中間調制御回路の速度が遅いと高速プ
リントすることができないため、本実施例では書き込み
時にすでに０Ｎ−ＯＦＦデータの形としてメモリー２０
に書き込む方法について説明する。このようにするとメ
モリー内のシフトレジスタ２０ｂあるいはヘッド内のシ
フトレジスタ１３ａでしか読み出し時すなわちプリント
時の速度を制限するものがなく、より高速プリントへの
対応が可能となる。この様子を示したものが第６図であ
る。図に示すように入力レベルに相当する位置のみ １
を記録し、残りすべてに ０ を記録するものである
。読み出し時には最初ヘッド内のシフトレジスタ１３α
にすべて １ を書き込んでおき、メモリー２０からの
シフトレジスタ２０ｂの出力とＥｘ−ＯＲ回路２１を通
すことによりシフトレジスタ１３αにはＯＮ 、ＯＦＦ
データが得られる。このためプリント命令によりヘッド
内シフトレジスタ１３αをプリセットする。一方メモリ
−２０はまず ０ を書き込む必要がある。このためＩ
１０制御回路により工１０ｆｔ ｏ にしてイニシャル
状態とする。その後入力レベルに応じたメモリーのアド
レスに１ を書き込む。このようにメモリー２０に書き
込み、読み出し時にはシリアルアクセスポートを利用し
、さらにメモリーの領域を４あるいは８に分割して制御
することと合わせてより高速のプリントをおこなうこと
ができる。
読み出し時に中間調制御回路１２で０Ｎ−ＯＦＦデータ
に変換するのでは中間調制御回路の速度が遅いと高速プ
リントすることができないため、本実施例では書き込み
時にすでに０Ｎ−ＯＦＦデータの形としてメモリー２０
に書き込む方法について説明する。このようにするとメ
モリー内のシフトレジスタ２０ｂあるいはヘッド内のシ
フトレジスタ１３ａでしか読み出し時すなわちプリント
時の速度を制限するものがなく、より高速プリントへの
対応が可能となる。この様子を示したものが第６図であ
る。図に示すように入力レベルに相当する位置のみ １
を記録し、残りすべてに ０ を記録するものである
。読み出し時には最初ヘッド内のシフトレジスタ１３α
にすべて １ を書き込んでおき、メモリー２０からの
シフトレジスタ２０ｂの出力とＥｘ−ＯＲ回路２１を通
すことによりシフトレジスタ１３αにはＯＮ 、ＯＦＦ
データが得られる。このためプリント命令によりヘッド
内シフトレジスタ１３αをプリセットする。一方メモリ
−２０はまず ０ を書き込む必要がある。このためＩ
１０制御回路により工１０ｆｔ ｏ にしてイニシャル
状態とする。その後入力レベルに応じたメモリーのアド
レスに１ を書き込む。このようにメモリー２０に書き
込み、読み出し時にはシリアルアクセスポートを利用し
、さらにメモリーの領域を４あるいは８に分割して制御
することと合わせてより高速のプリントをおこなうこと
ができる。
本発明によれば、−より高速に１ライン分のデータを読
み出すことができるので、短時間でプリントできる効果
がある。
み出すことができるので、短時間でプリントできる効果
がある。
第１図は本発明の一実施例の構成図、第２図。
第３図は動作を示すタイミングチャート、第４図はメモ
リーの領域を示すメモリーマツプ、第５図は本発明の他
の一実施例の構成図、第６図は同メそリーマツブである
。 ｌ・・・ＡＤ、 １２・・・中間調制御回
路、２・・・ラッチ、１３・・・ヘッド、 ３・・・メモリー、 ２０・・・メモリー、６・
・・Ｗｒ ＊ ｔ ｇ下位アドレス、７・・・Ｒ＃αｄ
下位アドレス。 、ど− 代理人弁理士 小 川 勝 男。 Δ力Ｐ旨調 ６ 図 （ｂ） 八力ｐ皆Ｗ同
リーの領域を示すメモリーマツプ、第５図は本発明の他
の一実施例の構成図、第６図は同メそリーマツブである
。 ｌ・・・ＡＤ、 １２・・・中間調制御回
路、２・・・ラッチ、１３・・・ヘッド、 ３・・・メモリー、 ２０・・・メモリー、６・
・・Ｗｒ ＊ ｔ ｇ下位アドレス、７・・・Ｒ＃αｄ
下位アドレス。 、ど− 代理人弁理士 小 川 勝 男。 Δ力Ｐ旨調 ６ 図 （ｂ） 八力ｐ皆Ｗ同
Claims (1)
- １、プリントするラインデータを記録するメモリーとメ
モリーより読み出されたデータを入力とする中間調制御
回路と中間調制御回路からのオンオフデータを入力とす
るシフトレジスタとシフトレジスタに並列に接続された
ラッチ回路と前記ラッチ回路の出力のゲート回路と前記
ゲート出力に接続された発熱体からなる感熱ヘッドによ
り構成されたビデオプリンタにおいて、垂直同期信号を
入力とメモリーの上位アドレスを生成するメモリー領域
選択回路と書き込みおよび読み出し下位アドレスを切り
換える切り換え回路とを有することを特徴とするプリン
タ信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074020A JPS63242564A (ja) | 1987-03-30 | 1987-03-30 | プリンタ信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074020A JPS63242564A (ja) | 1987-03-30 | 1987-03-30 | プリンタ信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63242564A true JPS63242564A (ja) | 1988-10-07 |
Family
ID=13535012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62074020A Pending JPS63242564A (ja) | 1987-03-30 | 1987-03-30 | プリンタ信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63242564A (ja) |
-
1987
- 1987-03-30 JP JP62074020A patent/JPS63242564A/ja active Pending
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