JPS63244246A

JPS63244246A - ラツプアラウンド検出装置

Info

Publication number: JPS63244246A
Application number: JP7649087A
Authority: JP
Inventors: Takeji Tokumaru; 武治得丸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-31
Filing date: 1987-03-31
Publication date: 1988-10-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、メモリにおけるいわゆるラップアラウンド発
生を検出するＨｒａに関するものである。

（従来の技術）初めにラップアラウンドの概要について説明する。

ここでいうラップアラウンドとは以下のような機能をす
るものとする。メモリアクセスにおいて３２ｂｉｔのア
ドレス線で３２ｂｉｔデータをバイト単位ごとにアクセ
スするものとすると、第２図に示すような、アドレス対
データの構成となる。つまり、３２ｂｉｔデータは４分
割され、バイト単位ごとにメモリアクセスが行われる。

このことはメモリアクセスのスタート番地がバイト単位
ごとに自由に設定できることを意味している。従って、
第２図において、３２ｂｉｔデータを４分割したどの部
分からでもメモリアクセスがスタートできるようになる
。

４分割したエリアをそれぞれ領域Ａ、Ｂ、Ｃ。

Ｏとすると、３２ｂｉｔアドレスで下位２　ｂｉｔがそ
れぞれ“００″の場合は領域Ａ、”０１”は領域Ｂ１　
“１０”は領域０１″１１″は領域りを示し、Ａ〜Ｄど
の領域からでも、アドレスがスタートできる。

以上のようなメモリ構成において、扱うメモリデータサ
イズもそれぞれバイト単位（８ｂｔｔ）、ワード単位（
１６ｂｉｔ）及びダブルワード単位（３２ｂｉｔ）にな
っていると、メモリアクセスも複雑になってくる。この
メモリのスタート番地とメモリデータのサイズによって
アクセスする範囲の関係を第３図に示す。同図（Ａ）は
各アドレススタート番地とデータサイズがバイト単位の
関係、同図（Ｂ）は同様にアドレススタート番地とワー
ドデータの関係、同図（Ｃ）は同様にアドレススタート
番地とダブルワードデータの関係を示す。

これらの関係かられかるように、アドレススタート番地
とデータサイズによってはメモリアクセスが２つの境界
にまたがる。つまり、ｎ番地とｎ＋１番地に渡ってアク
セスしなければならない状況が生じる。−例として、第
３図（Ａ）において、スタート番地が８領域でデータサ
イズがダブルワードの場合はｎ番地でＢ、Ｃ，Ｄの３領
域をアクセスし、ｎ＋１番地でさらにＡＩ域をアクセス
する。

このようにメモリアクセスに関してはデータサイズを常
に加味してアドレス番地を決定しなければならない。こ
のため、現アドレス番地にデータサイズを加算してアド
レス計算する必要がある。

このとき、アドレス修飾は３２ｂｉｔのアドレスライン
において０〜０から１〜１（いずれも３２ｂｉｔ長）の
範囲に渡ってアドレス計算する。

その場合、３２ｂｉｔアドレスの内下位２ｂ１【が、３
２ｂｉｔを４分割したバイト単位にアドレスするのであ
るから、現アドレスにバイトごとのデータサイズを加算
して、メモリアクセスするリミット番地を決める時はア
ドレスの下位２　ｂｉｔにデータサイズを加算すればよ
い。

この方法を第４図に示す。すなわちバイトデータの時は
“０１“、ワードデータの時は“１０ｎ１ダブルワード
データの時は“１１″を加算すればよい。この加算の結
果、アドレスが全て“１″、すなわち最大アドレス番地
を通り越して、また再びｏ−ｏｔｌ地から始まる減少が
生じる。このことを通常ラップアラウンドが生じたとい
う。第５図はラップアラウンドが生じた状態を示してい
る。

従来、上記ラップアラウンドを検出する回路としては、
第６図及び第７図に示すものが知られている。

第６図に示す従来例では、現３２ｂｉｔアドレスにデー
タサイズの２　ｂｉｔを加算するのに３２ｂｉｔ加算器
で加算を行いその時、最上位桁からのキャリ発生の有無
の結果でラップアラウンド発生の有無を検出している。

なお、データサイズを加算する時、下位２　ｂｉｔはデ
ータ・サイズを示し、残りの３Ｑｂｉｔはオール“０”
とに、加算を行う。

また、第７図に示す実施例では、下位２ｂｉｔを現アド
レスと加算し、２〜３１　ｂｉｔ　ｍでは下位からのキ
ャリと現アドレスの論理積をとり、その出力を上位に伝
達する。そして、最上位桁からのキャリ発生の有無でラ
ップアラウンド発生の有無を検出している。

（発明が解決しようとする問題点）このように上記従来のラップアクランド検出回路は、第
６図に示したものにあっては、データサイズの２　ｂｉ
ｔのみを加算するのに３２ｂｉｔの加算器が必要であり
、ハードウェアの部分が増え、かつ、キャリが伝搬して
いくため演算時間がかかるという欠点があった。

また、第７図に示すものにあっては、２〜３１ｂａｔを
加算器の代わりに現アドレスと下位からのキャリとの論
理積をとる回路方式のため、ハードウェアは減少するも
のの、２〜３１　ｂｉｔ　ｆｉｌｌにキャリが伝搬して
いくため、演算時間がかかつていた。

本発明は上記問題点に鑑みてなされたものであり、その
目的は装置構成が簡略化され、かつ高速にラップアラウ
ンドの発生を検出する装置を提供することにある。

［発明の構成］（問題点を解決するための手段）上記目的を達成するために本発明は、メモリデータのサ
イズを指示する２ビットの指示データとメモリのアドレ
スデータとを加算する加算手段と、アドレスデータの下
位２ビツトを除く上位ビットが全て１″であるか否かを
検出するオール“１″検出手段と、を有し、前記加算手段とオール“１”検出手段との論理積とから
メモリのラップアラウンド発生を検出することを特徴と
する。

（作用）本発明では、メモリデータフィールドの２とットデータ
とアドレスデータとが加算され、その加算結果が“１”
でかつアドレスデータの下位２ビツトを除く上位ビット
が全て“１″ある場合メモリにラップアラウンドが発生
したことが高速に検出される。

（実施例）第１図は本発明に係るラップアラウンド検出装置の構成
を示している。

本実施例は、下位２ｂｔｔｍ鐸部１０とオール“１”検
出部２０とアンドゲート３０とから構成されている。

下位２ｂｉｔ２ＩＯ篩部１０は、アドレスの下位２ｂｉ
ｔとデータサイズフィールドの２　ｂｉｔとを加算する
もので、データサイズが「バイト」のときは、“０１“
、「ワード」のとぎは“１ｏ”、「ダブルワード」のと
きは１１″をそれぞれアドレスに加算する。その加算結
果は上記アンドゲート３０へ出力されている。なお°、
図中ＦＡは全加算器、ＨＡは半加算器を示す。

一方、オール“１″検出部２ｏはアドレス２ｂ＋ｔ〜３
１　ｂｉｔがオール″１”か否かを検出するもので、現
アドレス２　ｂａｔ〜３１　ｂｉｔが並列に入力する３
個のナントゲート２１．２２．２３と、区ナントゲート
２１．２２．２３の出力を入力するノアゲート２４とか
ら構成されている。

次に作用を説明する。

□　ｂａｔ〜３　ｉ　ｂｉｔの３２ｂｉｔのアドレスの
下位２　ｂｉｔが下位２　ｂｉｔ加算部１０でデータサ
イズ“０１”または“１０”または“１１”と加算され
る。そして、そのキャリ出力がアンドゲート３０へ供給
される。

・一方、オール“１″検出部は、現アドレスの２ｂｉｔ
から３１ｂｉｔの全３０ｂｉｔが“１”となるのを検出
している。従って、３０ｂｔｔ中にｉ　ｂｔｔでも“０
″が存在すれば、ナントゲート２１．２２゜２３の何れ
かの出力が“１”となりナントゲート２４の出力が“０
″となる。

アドレスの２　ｂｉｔ〜３１ｂｉｔが全て１”となると
ナントゲート２１．２２．２３の出力は全て“０″とな
る。このため、ナントゲート２４の出力は“１”となる
。

そして、このオール“１″検出部の出力すなわちナント
ゲート２４の出力と下位２ｂｉｔ　２ＩＯ１ｌａのキャ
リ出力との論理積がアンドゲート３０でとられる。

ナントゲート２４の出力が“１″でキャリ出力が“０“
の場合には、まだラップアラウンドは発生していないこ
とがわかる。

そして、再出力が“１＃どなるとアンドゲート３０の出
力が“１”となり、これで、ラップアラウンドが発生し
たことが検出される。

このように本実施例によれば、下位の２ｂ１【の加算結
果のキャリが伝搬して、最終段からのキャリの発生の有
無は、２〜３１ｂｉｔ間が“１″の場合は、下位２　ｂ
ｉｔの加算結果のキャリが伝送し、オール“１″以外で
は伝送しない。２〜３１　ｂｉｔ間のオール“１″検出
と下位２１２ｉｔの論理積をとり、その出力でキシす発
生の有無すなわち、ラップアラウンドの有無としたので
、オール“１”検出部２０は一挙に３Ｑｂｉｔをみるこ
とができ、検出が高速になる。

また、ハードウェアは比較的小規模で済むことになる。

従来の比較的ハードウェア量の少ない図７図の方式でも
２〜３１　ｂｉｔ　間の各ｂａｔにアンドゲートが必要
になり、トランジスタ数にすると６６個トランジスタが
必要になり、２〜３１　ｂｉｔ全体では６Ｘ３０−１８
０個必要であったが、本実施例では２〜３１　ｂｉｔ間
では約１２０個ぐらいで済むので、′５Ａｒ１１を安価
に構成することができる。

〔発明の効果］以上説明したように本発明によれば、ラップアラウンド
発生を高速に検出できるとともに装置構成が簡略化され
たラップアラウンド検出装置を安価に提供することが可
能となる。

【図面の簡単な説明】

第１図は本発明に係るｌｉ置の一実施例の構成図、第２
図は３２ｂｉｔメモリデータをバイト単位に分割した時
のアドレスとの関係を示す説明図、第３図はメモリをバ
イトに分割した時のメモリアクセスのスタート番地と、
データサイズによるメモリアクセス領域との関係を示す
説明図、第４図は現アドレスに加算するデータサイズ別
の加算方法の説明図、第５図はラップアラウンド発生の
説明図、第６図及び第７図は従来例の構成図である。１０・・・下位２　ｂｉｔ加算部２０・・・オール“１”検出部３０・・・アンドゲート

Claims

【特許請求の範囲】メモリデータのサイズを指示する２ビットの指示データ
とメモリのアドレスデータとを加算する加算手段と、アドレスデータの下位２ビットを除く上位ビットが全て
“１”であるか否かを検出するオール“１”検出手段と
、を有し、前記加算手段とオール“１”検出手段との論理積とから
メモリのラップアラウンド発生を検出することを特徴と
するラップアラウンド検出装置。