JPS63245740A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS63245740A JPS63245740A JP62081936A JP8193687A JPS63245740A JP S63245740 A JPS63245740 A JP S63245740A JP 62081936 A JP62081936 A JP 62081936A JP 8193687 A JP8193687 A JP 8193687A JP S63245740 A JPS63245740 A JP S63245740A
- Authority
- JP
- Japan
- Prior art keywords
- register
- cpu
- microprocessor
- data
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はマイクロプロセッサに関し、特にマイクロプロ
セッサ自体の異常を監視する機能即ち自己監視機能を備
えたマイクロプロセッサに関するものである。
セッサ自体の異常を監視する機能即ち自己監視機能を備
えたマイクロプロセッサに関するものである。
〈従来の技術〉
マイクロプロセッサの動作に高い信頼性を必要とするよ
うな用途にマイクロプロセッサを用いる場合、そのシス
テム自体に自己診断機能が必要になる。この自己診断機
能を実現するために、従来ではこの機能をもつ外付は回
路をマイクロプロセッサに付加することが行なわれてい
た。
うな用途にマイクロプロセッサを用いる場合、そのシス
テム自体に自己診断機能が必要になる。この自己診断機
能を実現するために、従来ではこの機能をもつ外付は回
路をマイクロプロセッサに付加することが行なわれてい
た。
〈発明が解決しようとする問題点〉
従来では、自己診断機能をもたせるのに外付は回路を必
要としていたので、ハードウェアに関するシステム設計
上の制約が多くなるとともに、外付は回路部品を有する
ことによるシステムの信頼性の低下などの問題を生じて
いた。
要としていたので、ハードウェアに関するシステム設計
上の制約が多くなるとともに、外付は回路部品を有する
ことによるシステムの信頼性の低下などの問題を生じて
いた。
く問題点を解決するための手段〉
本発明に係るマイクロプロセッサは、システム駆動用ク
ロックとは異なるシステム監視用クロックを発生するク
ロック発生回路と、ＣＰＵから一定周期で設定されたデ
ータに対してシステム監視用クロックの入力に応じてイ
ンクリメント又はデクリメントするレジスタと、レジス
タの内容に応じて出力を反転するパルス出力ポートとを
備える。
ロックとは異なるシステム監視用クロックを発生するク
ロック発生回路と、ＣＰＵから一定周期で設定されたデ
ータに対してシステム監視用クロックの入力に応じてイ
ンクリメント又はデクリメントするレジスタと、レジス
タの内容に応じて出力を反転するパルス出力ポートとを
備える。
〈作用〉
本発明に係るマイクロプロセッサは、ＣＰＵの異常時に
はレジスタへのＣＰＵからのデータ設定が停止すること
により、レジスタの内容に応じて異常検知信号を出力す
る。
はレジスタへのＣＰＵからのデータ設定が停止すること
により、レジスタの内容に応じて異常検知信号を出力す
る。
〈実施例〉
第１図は本発明の第１実施例を示し、図中、３はウォッ
チドッグ用発振回路、４はレジスタ、５はフラグ、６は
レベル反転回路、７はパルス出力ポート、８はＣＰＵ、
９はＣＰＵ用発振回路、１１はウォッチドッグ用発振子
、１２はＣＰＵ用発振子である。
チドッグ用発振回路、４はレジスタ、５はフラグ、６は
レベル反転回路、７はパルス出力ポート、８はＣＰＵ、
９はＣＰＵ用発振回路、１１はウォッチドッグ用発振子
、１２はＣＰＵ用発振子である。
ウォッチドッグ用発振回路３は、ウォッチドッグ用発振
子１１の接続によって発振し、ウォッチドッグ用クロッ
クを発生する。レジスタ４は、ＣＰＵ８から所定のデー
タが設定され、ウォッチドッグ用発振回路３が発生する
クロフクによって設定データをインクリメント又はデク
リメントする。フラグ５は、レジスタ４がインクリメン
トのときはオーバフローによりセットされ、レジスタ４
がデクリメントのときはボローによりセントされる。
子１１の接続によって発振し、ウォッチドッグ用クロッ
クを発生する。レジスタ４は、ＣＰＵ８から所定のデー
タが設定され、ウォッチドッグ用発振回路３が発生する
クロフクによって設定データをインクリメント又はデク
リメントする。フラグ５は、レジスタ４がインクリメン
トのときはオーバフローによりセットされ、レジスタ４
がデクリメントのときはボローによりセントされる。
レベル反転回路６は、フラグ５の状態に応じてパルス出
力ポードアの出力を反転させる。レベル反転回路６は、
この後、フラグ５をクリアする。
力ポードアの出力を反転させる。レベル反転回路６は、
この後、フラグ５をクリアする。
ＣＰＵ用発振回路９は、ＣＰＵ用発振子１２の接続によ
ってシステム駆動用クロックを発生する。
ってシステム駆動用クロックを発生する。
ＣＰＵ８は、このシステム駆動用クロックによって動作
する。ＣＰＵ８は、レジスタ４へ一定周期で所定データ
を設定する。この処理はソフトウェアにより実行される
。
する。ＣＰＵ８は、レジスタ４へ一定周期で所定データ
を設定する。この処理はソフトウェアにより実行される
。
このシステムでは、ＣＰＵ８が正常に動作しているとき
には、ソフトウェアの実行により一定周期で所定データ
（例えばＯまたは他の定数）をデータバス１０を介して
レジスタ４へ転送する。この設定データがＯのときは、
レジスタ４はこの０からインクリメントし、０→１→２
→３→−というようにその内容が変化する。そして、レ
ジスタ４がＦＦＨ→０のときオーバフローとなるが、Ｃ
ＰＵ７はレジスタ４がＦＦＨになる以前に再びＯを設定
し、レジスタ４は再び０がらインクリメントする。した
がって、ＣＰＵ８が正常に動作している限り、レジスタ
４はオーバフローにはならず、フラグ５はセットされず
、パルス出力ポードアの状態は変化しない。
には、ソフトウェアの実行により一定周期で所定データ
（例えばＯまたは他の定数）をデータバス１０を介して
レジスタ４へ転送する。この設定データがＯのときは、
レジスタ４はこの０からインクリメントし、０→１→２
→３→−というようにその内容が変化する。そして、レ
ジスタ４がＦＦＨ→０のときオーバフローとなるが、Ｃ
ＰＵ７はレジスタ４がＦＦＨになる以前に再びＯを設定
し、レジスタ４は再び０がらインクリメントする。した
がって、ＣＰＵ８が正常に動作している限り、レジスタ
４はオーバフローにはならず、フラグ５はセットされず
、パルス出力ポードアの状態は変化しない。
いま、システムクロックの停止あるいはプログラムの暴
走などによりＣＰＵ８が正常に動作しなくなると、ＣＰ
Ｕ８がらレジスタ４ヘデータが転送されなくなる。この
ため、レジスタ４の内容はＦ Ｆ Ｈに達し、ＦＦＨ→
０のときにオーバフロー信号を出力する。これにより、
フラグ５がセントされ、レベル反転回路６はパルス出力
ポードアの出力を反転させる。
走などによりＣＰＵ８が正常に動作しなくなると、ＣＰ
Ｕ８がらレジスタ４ヘデータが転送されなくなる。この
ため、レジスタ４の内容はＦ Ｆ Ｈに達し、ＦＦＨ→
０のときにオーバフロー信号を出力する。これにより、
フラグ５がセントされ、レベル反転回路６はパルス出力
ポードアの出力を反転させる。
ＣＰＵ８からレジスタ４へ設定するデータがＦＦ１ｌの
ときは、レジスタ４はデクリメントし、ＣＰＵ８が正常
であると、レジスタ４が０になる以前にＦＦＨが再度設
定されるので、レジスタ４はボローを出力しない。ＣＰ
Ｕ８が異常になり、レジスタ４へのデータ設定が止まる
と、レジスタ４の内容はＯになりさらにＦＦ□になると
きにボロー信号を出力する。その結果、フラグ５がセン
トされ、パルス出力ポードアの出力が反転する。
ときは、レジスタ４はデクリメントし、ＣＰＵ８が正常
であると、レジスタ４が０になる以前にＦＦＨが再度設
定されるので、レジスタ４はボローを出力しない。ＣＰ
Ｕ８が異常になり、レジスタ４へのデータ設定が止まる
と、レジスタ４の内容はＯになりさらにＦＦ□になると
きにボロー信号を出力する。その結果、フラグ５がセン
トされ、パルス出力ポードアの出力が反転する。
第２図は他の実施例を示す。図中、３はウォッチドッグ
用発振回路、４はレジスタ、５はフラグ、６はレベル反
転回路、７はパルス出力ポート、８はＣＰＵ、９はＣＰ
Ｕ用発振回路、１１はウォッチドッグ用発振子、１２は
ＣＰＵ用発振子、１３はコンベア用レジスタである。
用発振回路、４はレジスタ、５はフラグ、６はレベル反
転回路、７はパルス出力ポート、８はＣＰＵ、９はＣＰ
Ｕ用発振回路、１１はウォッチドッグ用発振子、１２は
ＣＰＵ用発振子、１３はコンベア用レジスタである。
この実施例では、レジスタ４とＣＰＵ８との間にコンベ
ア用レジスタ１３が設けられ、このコンベア用レジスタ
１３の出力によってフラグ５がセットされる。レジスタ
４には、第１実施例と同様にＣＰＵ８から一定周期でデ
ータが設定される。
ア用レジスタ１３が設けられ、このコンベア用レジスタ
１３の出力によってフラグ５がセットされる。レジスタ
４には、第１実施例と同様にＣＰＵ８から一定周期でデ
ータが設定される。
ＣＰＵ８は、コンベア用レジスタ１３にもデータを設定
する。ただし、この場合は周期的ではなく固定的に設定
する。コンベア用レジスタ１３は、レジスタ４がインク
リメント又はデクリメントを行なう間に、レジスタ４の
内容とＣＰＵ８から設定されたデータを比較し、両者が
一致したときフラグ５をセットする。この時、レベル反
転回路６６一 は、パルス出力ポードアの出力を反転させる。レベル反
転回路６は、この後、フラグ５をクリアする。
する。ただし、この場合は周期的ではなく固定的に設定
する。コンベア用レジスタ１３は、レジスタ４がインク
リメント又はデクリメントを行なう間に、レジスタ４の
内容とＣＰＵ８から設定されたデータを比較し、両者が
一致したときフラグ５をセットする。この時、レベル反
転回路６６一 は、パルス出力ポードアの出力を反転させる。レベル反
転回路６は、この後、フラグ５をクリアする。
ＣＰＵ８がレジスタ４とコンベアレジスタ１３に設定す
るデータの大小関係は、レジスタ４がインクリメントか
デクリメントかによって異なる。
るデータの大小関係は、レジスタ４がインクリメントか
デクリメントかによって異なる。
すなわち、レジスタ４がインクリメントのときは、コン
ベアレジスタ１３への設定データはレジスタ４への設定
データより大きい。また、レジスタ４がデクリメントの
ときは、コンベアレジスタ１３への設定データはレジス
タ４への設定データより小さい。
ベアレジスタ１３への設定データはレジスタ４への設定
データより大きい。また、レジスタ４がデクリメントの
ときは、コンベアレジスタ１３への設定データはレジス
タ４への設定データより小さい。
ＣＰＵ８が正常であるときは、レジスタ４へ一定周期で
データを設定する。したがって、レジスタ４は、この設
定データを基準にしてインクリメントまたはデクリメン
トを繰り返す。この場合には、レジスタ４の内容はコン
ベアレジスタ１３へのＣＰＵ８からの設定データに到達
しないので、コンベアレジスタ１３からは一致信号は出
力されない。
データを設定する。したがって、レジスタ４は、この設
定データを基準にしてインクリメントまたはデクリメン
トを繰り返す。この場合には、レジスタ４の内容はコン
ベアレジスタ１３へのＣＰＵ８からの設定データに到達
しないので、コンベアレジスタ１３からは一致信号は出
力されない。
ＣＰＵ８が異常になると、レジスタ４への一定周期のデ
ータ設定が止まるので、レジスタ４の内容は増大あるい
は減少し続ける。そして、レジスタ４の内容がコンベア
レジスタ１３の設定データに等しくなると、コンベアレ
ジスタ１３は一致信号を出力し、この一致信号によって
フラグ５がセットされる。このフラグ５のセットにより
、レベル反転回路６はパルス出力ポードアの出力を反転
させる。
ータ設定が止まるので、レジスタ４の内容は増大あるい
は減少し続ける。そして、レジスタ４の内容がコンベア
レジスタ１３の設定データに等しくなると、コンベアレ
ジスタ１３は一致信号を出力し、この一致信号によって
フラグ５がセットされる。このフラグ５のセットにより
、レベル反転回路６はパルス出力ポードアの出力を反転
させる。
この第２実施例では、ＣＰＵ８からコンベアレジスタ１
３への設定データを適当に選定することにより、ＣＰｔ
Ｊ８の異常発生からパルス出カポードア０反転までの時
間を第１実施例に比べて短縮することができる。
３への設定データを適当に選定することにより、ＣＰｔ
Ｊ８の異常発生からパルス出カポードア０反転までの時
間を第１実施例に比べて短縮することができる。
第３図は本実施例のマイクロプロセッサを使用した自己
診断機能の構成例を示す。図中、１はマイクロプロセッ
サ、１６は出力ポート、１７はフリップフロップ、１８
はアラーム回路、１９はリセット回路、２０はＮＯＲゲ
ートである。
診断機能の構成例を示す。図中、１はマイクロプロセッ
サ、１６は出力ポート、１７はフリップフロップ、１８
はアラーム回路、１９はリセット回路、２０はＮＯＲゲ
ートである。
マイクロプロセッサ１の動作が正常であるときは、パル
ス出力ポードアは０に保持され、出力ポート１６は１を
出力することにより、フリップフロップ１７はクロック
ＣＫの入力待ち状態となる。
ス出力ポードアは０に保持され、出力ポート１６は１を
出力することにより、フリップフロップ１７はクロック
ＣＫの入力待ち状態となる。
また、出力ポート１６の１により、アラーム回路１８が
待機状態にある。この状態では、フリップフロップ１７
のＱ出力は、０を保持している。フリップフロップ１７
のＱ出力とリセット回路１９の出力とは、ＮＯＲゲート
２００Å力として与えられる。そして、ＮＯＲゲート２
０の出力は、マイクロプロセッサ１のリセット入力とし
て与えられる。したがって、フリップフロップ１７のＱ
出力またはリセット回路１９の出力のいずれかが１にな
らない限り、マイクロプロセッサ１のリセット入カポー
ト２１はＯにならないので、マイクロプロセッサ１には
リセットが掛かることはない。
待機状態にある。この状態では、フリップフロップ１７
のＱ出力は、０を保持している。フリップフロップ１７
のＱ出力とリセット回路１９の出力とは、ＮＯＲゲート
２００Å力として与えられる。そして、ＮＯＲゲート２
０の出力は、マイクロプロセッサ１のリセット入力とし
て与えられる。したがって、フリップフロップ１７のＱ
出力またはリセット回路１９の出力のいずれかが１にな
らない限り、マイクロプロセッサ１のリセット入カポー
ト２１はＯにならないので、マイクロプロセッサ１には
リセットが掛かることはない。
すなわチミマイクロプロセッサ１は、正常に動作し続け
る。
る。
一方、マイクロプロセッサ１の異常によって、パルス出
力ポードアの出力が反転すると、フリップフロップ１７
のＱ出力が１になり、リセット人カボート２１が０とな
る。したがって、マイクロプロセッサ１に対してリセッ
トが掛かることになり、システムの異常が検知される。
力ポードアの出力が反転すると、フリップフロップ１７
のＱ出力が１になり、リセット人カボート２１が０とな
る。したがって、マイクロプロセッサ１に対してリセッ
トが掛かることになり、システムの異常が検知される。
さらに、フリップフロップ１７のＱ出力の１によって、
アラーム回路１８が動作する。
アラーム回路１８が動作する。
第４図は別の構成例を示す。上述の例では、マイクロプ
ロセッサ１に対してリセットを掛けるのみで、マイクロ
プロセッサ１自体が異常検知モードへ積極的に入ること
はない。一方、第４図の構成例では、フリップフロップ
１７のＱ出力をマイクロプロセッサ１の外部割込み入力
ポート２２に入力することにより、外部割込み処理プロ
グラムを起動し、マイクロプロセッサ１を異常モードへ
移行させることができる。
ロセッサ１に対してリセットを掛けるのみで、マイクロ
プロセッサ１自体が異常検知モードへ積極的に入ること
はない。一方、第４図の構成例では、フリップフロップ
１７のＱ出力をマイクロプロセッサ１の外部割込み入力
ポート２２に入力することにより、外部割込み処理プロ
グラムを起動し、マイクロプロセッサ１を異常モードへ
移行させることができる。
第５図はマイクロプロセッサ１または２の基本動作の手
順を示し、各種の機能処理とレジスタ４へのデータ設定
とを繰り返す。
順を示し、各種の機能処理とレジスタ４へのデータ設定
とを繰り返す。
第６図は第４図に示す構成例における動作手順を示し、
外部割込みが掛かると、ＣＰＵの異常モード処理を実行
した後、システムの機能停止を行なう。
外部割込みが掛かると、ＣＰＵの異常モード処理を実行
した後、システムの機能停止を行なう。
〈発明の効果〉
以上説明したように本発明においては、ＣＰＵの異常時
にはレジスタへのＣＰＵからのデータ設定が停止するこ
とにより、レジスタの内容に応じて異常検知信号を出力
するようにしたので、自己診断機能を備えたマイクロプ
ロセッサが実現でき、従来の外付は回路が不要になるこ
とから、システムの信顧性を高めることができる。さら
に、ハードウェアに関するシステム設計上の制約が解消
される。
にはレジスタへのＣＰＵからのデータ設定が停止するこ
とにより、レジスタの内容に応じて異常検知信号を出力
するようにしたので、自己診断機能を備えたマイクロプ
ロセッサが実現でき、従来の外付は回路が不要になるこ
とから、システムの信顧性を高めることができる。さら
に、ハードウェアに関するシステム設計上の制約が解消
される。
第１図と第２図は本発明実施例のブロック構成図を示す
図、 第３図と第４図は本発明の適用例のブロック構成を示す
図、 第５図と第６図は本発明実施例の処理手順を示す流れ図
である。 １．２・・・マイクロプロセッサ ３・・・ウォッチドッグ用発振回路 ４・・・レジスタ ５・・・フラグ ６・・・レベル反転回路 ７・・・パルス出力ポート ８・・・ＣＰＵ ９・・・ＣＰＵ用発振回路 １１・・・ウォッチドッグ用発振子 １２・・・ＣＰＵ用発振子 １３・・・コンベア用レジスタ 特許出願人 シャープ株式会社 代 理 人 弁理士 西１）新 第５図 第６図
図、 第３図と第４図は本発明の適用例のブロック構成を示す
図、 第５図と第６図は本発明実施例の処理手順を示す流れ図
である。 １．２・・・マイクロプロセッサ ３・・・ウォッチドッグ用発振回路 ４・・・レジスタ ５・・・フラグ ６・・・レベル反転回路 ７・・・パルス出力ポート ８・・・ＣＰＵ ９・・・ＣＰＵ用発振回路 １１・・・ウォッチドッグ用発振子 １２・・・ＣＰＵ用発振子 １３・・・コンベア用レジスタ 特許出願人 シャープ株式会社 代 理 人 弁理士 西１）新 第５図 第６図
Claims (1)
- システム駆動用クロックを発生する第１のクロック発生
回路と、システム監視用クロックを発生する第２のクロ
ック発生回路と、システム監視用クロックの入力によっ
てインクリメント又はデクリメントするレジスタと、レ
ジスタの内容に応じて出力を反転するパルス出力ポート
と、一定周期で上記レジスタに所定データを設定するＣ
ＰＵとを備え、ＣＰＵの異常時にパルス出力ポートの出
力を反転することを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081936A JPS63245740A (ja) | 1987-04-01 | 1987-04-01 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081936A JPS63245740A (ja) | 1987-04-01 | 1987-04-01 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63245740A true JPS63245740A (ja) | 1988-10-12 |
Family
ID=13760371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62081936A Pending JPS63245740A (ja) | 1987-04-01 | 1987-04-01 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63245740A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5983254A (ja) * | 1982-11-04 | 1984-05-14 | Oki Electric Ind Co Ltd | ウオツチドツグタイマ |
| JPS59200357A (ja) * | 1983-04-28 | 1984-11-13 | Oki Electric Ind Co Ltd | ウオツチドツグタイマ回路 |
-
1987
- 1987-04-01 JP JP62081936A patent/JPS63245740A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5983254A (ja) * | 1982-11-04 | 1984-05-14 | Oki Electric Ind Co Ltd | ウオツチドツグタイマ |
| JPS59200357A (ja) * | 1983-04-28 | 1984-11-13 | Oki Electric Ind Co Ltd | ウオツチドツグタイマ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4796211A (en) | Watchdog timer having a reset detection circuit | |
| US4837702A (en) | Electronic postage meter having an infinite loop lockout arrangement | |
| US6321289B1 (en) | Apparatus for automatically notifying operating system level applications of the occurrence of system management events | |
| US6463492B1 (en) | Technique to automatically notify an operating system level application of a system management event | |
| JPS63245740A (ja) | マイクロプロセツサ | |
| JPS60132221A (ja) | クロツクパルスの異常検出方法 | |
| JP2830522B2 (ja) | ウォッチドッグ・タイマ | |
| JP2734243B2 (ja) | ウォッチドッグ・タイマ | |
| JPS61281342A (ja) | プログラムの暴走防止装置 | |
| KR20000010095U (ko) | 씨피유 입력 보호장치 | |
| JP2000035903A (ja) | マイクロコンピュータの暴走監視装置 | |
| JPS5827559B2 (ja) | コウツウシンゴウセイギヨソウチノ イジヨウカンシカイロ | |
| JP2614931B2 (ja) | 割込制御回路 | |
| JP2906881B2 (ja) | マイクロコンピュータ | |
| JPS63174144A (ja) | マイクロプロセツサのリセツト制御回路 | |
| JPH04148430A (ja) | エミュレータにおけるタイムアウト制御方式 | |
| JPS63268044A (ja) | ウオツチ・ドツグ・タイマ | |
| JPS63146137A (ja) | プログラム実行暴走防止装置 | |
| JPS6055444A (ja) | プログラム暴走防止装置 | |
| JPS5983255A (ja) | 複写機の制御方法 | |
| JPH0382387A (ja) | Ｄｃサーボモータの定速度制御方式 | |
| JPH03296833A (ja) | マイクロプロセッサの異常動作検出回路 | |
| JPS61208146A (ja) | Ｃｐｕ暴走検知回路 | |
| JPH03156647A (ja) | ウォッチドッグタイマ | |
| JPH01108644A (ja) | マイクロコンピュータ装置 |