JPS63246866A - １トランジスタ型ダイナミツクメモリセルの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、１トランジスタ型ダイナミックメモリセル
の製造方法に関し、特に１個のアクセストランジスタと
１個のメモリ容量で１ビットを構成し、かつ半導体基板
上に２つの容量が積重ねられて形成され、これらの並列
容■が１ビツトのメモリ容量となるような１トランジス
タ型ダイナミックメモリセルの製造方法に関する。

［従来の技術］ １トランジスタ型ダイナミツクメモリはその構造が簡単
で高密度化に向いているため、４にビットから１Ｍピッ
トに至るまで広く用いられてきた。

従来は、微細加工技術と絶縁膜等のＷ１膜化によってメ
モリキャパシタの容量の確保が行なわれてきた。しかし
、微細加工と薄膜化には限界があり、限られたセル面積
の中でより多くのメモリキャパシタ容量を確保するため
に種々のメモリセルが提案されている。

第４Ａ図および第４Ｂ図は、たとえばＩＥＥＥ。

Ｔｒａｎｓ、　　Ｅ　１ｃｃｔｒｏｎ　　（）ｅｖｌｃ
ｅｓ、ｖｏｌ、　　　Ｅ　Ｄ　　　３１の１１１１．７
４６〜７５３に’　Ａ　　Ｃｏｒｒｕｇａｔｅｄ　Ｃａ
ｐａｃｌｔｏｒ　　Ｃｅ１ｌ　　（ＣＣＣ）　”としＴ
Ｈ，５ｕｎａａ１等によ′り示されているａ掘型のメモ
リセルであり、第４Ａ図はその平面図、第４Ｂ図は第４
Ａ図の線Ａ−Ａに沿う断面図を示している。図において
。

このメモリセルは、Ｐ型シリコン基板１と、素子間分離
用のフィールド酸化膜２と、素子間分離用のチャネルス
トップＰ＋領域３と、キャパシタ絶縁膜４と、メモリ容
量の対向電比を構成するセルプレート電極５と、ワード
線信号が印加されてアクセストランジスタを駆動するワ
ード１６と、ビット線に接続されるＮ＋領域７ａ　　（
アクセストランジスタのソース領域となる）と、Ｎ＋領
域７ｂ（アクセストランジスタのドレイン１１１１とな
るンと、コンタクト孔８と、ビット線を構成する金属配
Ｉ９と、メモリセルの記憶端子を構成する反転ｆＲ域あ
るいはＮ＋領域１０と、溝掘領域１１とを含む。このメ
モリセルの特徴は、半導体基板中に溝を形成し、その側
面部もメモリ容量として利用して実質的なキャパシタ面
積の増加を図るものである。

［発明が解決しようとする問題点］ 従来の改良されたダイナミックメモリセルは以上のよう
に構成されているため、さらに高集積化を図るためには
隣接する溝掘領域１１間の間隔ｄ（第４Ａ図参照）を詰
めなければならない。そのため、フィールド酸化膜２を
挾んで対向する記憶端子１０の間隔が詰まり、その側面
に生じる空乏層がつながり、隣り合うメモリセル間にリ
ークが発生し、記憶された情報が破壊されるという問題
があった。このように、従来の改良されたダイナミック
メモリセルは必ずしも高集積化に対応できないという問
題点があった。また、記憶端子１０が半導体基板内にあ
るため、α線等により発生したキャリアが記憶端子に流
れ込み、記憶情報が破壊されるというソフトエラーの問
題もあった。

この発明は上記のような問題点を解消するためになされ
たもので、縮小されたメモリセルの中で十分なメモリ容
量が確保でき、隣接するメモリセル間のリークの増大を
避は得るような高集積化に適した１トランジスタ型ダイ
ナミックメモリセルを提供することを目的とする。

Ｅ問題点を解決するための手段］ この発明に係る１トランジスタ型ダイナミックメモリセ
ルの製造方法は、半導体基板上の所定の領域に高濃度不
純物領域を形成し、この高濃度不純物領域上に第１の絶
縁膜を形成し、半導体基板が露出した領域には単結晶半
導体層を第１の絶縁膜上には多結晶半導体層をエピタキ
シャル成長によって形成し、これら単結晶半導体層およ
び多結晶半導体層と同じ構成元素をイオン注入して当該
単結晶半導体層および多結晶半導体層を一旦非晶賀化し
、この非晶質化された半導体層を熱処理して再結晶化し
、再び単結晶半導体層および多結晶半導体層を形成し、
さらに再形成された単結晶半導体層および多結晶半導体
ｎ上の所定の領域に第２の絶縁膜を形成するとともに、
この第２の絶縁膜上の所定の領域に低抵抗層を形成する
ようにしたものである。

［作用］ この発明においては、半導体基板の高濃度不純物領域と
その上部に形成された第１の絶縁膜および多結晶半導体
層で第１の容量が形成され、さらにこの多結晶半導体層
とその上部に形成された第２の絶縁膜および低抵抗膿で
第２の容量が形成され、これら第１および第２の容量の
並列容量が１ビツトのメモリ容量となるので、限られた
セル面積の中に十分なメモリ容量を確保できる。またメ
モリ容量の記憶端子となる多結晶半導体層が第１の絶縁
膜によって半導体！！根から分離されるので、隣り合う
メモリセル間のリークやソフトエラーの発生を有効に防
止する。さらに、メモリ容量の記憶端子となる多結晶半
導体層およびアクセストランジスタのソースもしくはド
レイン領域となる単結晶半導体層は、一旦非晶質化され
た後に再び再結晶化されるので、その接合部における結
晶欠陥をなくすことができる。

［実施例］ 第１Ａ図および第１Ｂ図はこの発明の一実施例による１
トランジスタ型ダイナミックメモリセルを示す図であり
、第１Ａ図はその平面図を、第１Ｂ図は第１Ａ図におけ
る線Ｂ−８に沿う断面図を示している。図において、こ
の実施例のメモリセルは、Ｐ型シリコン基板１の表面層
に形成された高濃度のＰ＋領域２１（第１のメモリ容量
のシリコン基板１に極となる）と、このＰ＋領域２１の
上に形成された第１のキャパシタ絶縁１１４（第１のメ
モリ容量の誘電体となる）と、第１のキャパシタ絶縁膜
４の上に形成された第１のポリシリコン電１ｆｉ２２（
記憶端子となる）と、第１のキャパシタ絶縁膜４の端部
上に乗り上げて第１のポリシリコン電極２２とつながる
単結晶シリコン領域２３と、第１のポリシリコン電極２
２の上に形成された第２のキャパシタ絶縁９１２４ａ　
　（第２のメモリ容量の誘電体となる）と、第２のキャ
パシタ絶縁Ｗｊ！２４ａの上に形成された第２のポリシ
リコン電極（第２のメモリ容量の対向電極となる）５と
を備える。

さらに、このメモリセルは、隣接するメモリセルの間に
形成された素子間分離用のフィールド酸化膜２と、Ｎ＋
領域７ａ　　（アクセストランジスタのソースとなる）
と、単結晶シリコン領域２３を介して第１のポリシリコ
ン電極２２と直接つながるＮ”１ｇ７ｂ（アクセストラ
ンジスタのドレインとなる）と、Ｎ”ｌ域７ａ、７ｂの
間のチャネル領域上を通過し当該チャネル領域とゲート
絶縁１１２４ｂを挾んで対向するワード纏６と、コンタ
クト孔８を介してＮ“領域７　ａと接続されるビット線
９とを備える。

上記のような構造において、本実施例のメモリセルは、
シリコン基板１の表面を酸化するなどして形成された第
１のキャパシタ絶縁１１４を挾んでＰ＋領域２１と、第
１のポリシリコン電極２２とにより第１のメモリ容量を
形成している。さらに、第１のポリシリコン電極２２の
表面を酸化するなどして形成された第２のキャパシタ絶
縁１ｊ１２４ａを挾んで、第１のポリシリコン電極２２
と、第２のポリシリコン電極（セルプレー１・電極）５
とにより、第２のメモリ容量を形成している。し１；が
って、本実施例のメモリセルは、第１のメモリ容量の上
部に第２のメモリ容量を積上げる構造となっており、こ
れら第１のメモリ容量および第２のメモリ容量の並列容
量が１ビツトのメモリ容量を構成している。メモリ容量
の記憶端子となる第１のポリシリコン電極２２は、単結
晶シリコン領域２３を介してほぼ平面上で連続的にアク
セストランジスタのＮ＋領域７ｂと接続されており、第
１のポリシリコン電極２２に蓄えられた電荷は、アクセ
ストランジスタを介してビット線９に読出される。

次に、上記第１Ａ図および第１Ｂ図に示すメモリセルを
得るための製造方法について説明する。

第２Ａ図〜第２Ｆ図はそのような製造方法の一例を示す
主要製造工程断面図である。

第２Ａ図 まず、Ｐ型シリコン基板１の主表面の一部にボロンを３
Ｘ１０　　／ｃｍ’程度の密度でイオン注入し、約１０
００℃のＮ２雰囲気で６０分程度アニールしてＰ＋領域
２１を形成する。その後、酸素雰囲気で酸化処理を行な
い、１２０人程度の５１０２層を形成する。さらに、こ
の８１０２層の上に写真製版工程でレジストパターンを
形成し、ＨＦを含む溶液中で不要部分を除去し、第１の
キャパシタ絶縁ｌＩ４を形成する。

第２Ｂ図 次に、Ｓ＋８４あるいはＳＩＣ立２Ｈ２などのガス中で
、９００℃〜１０５０℃程度の濃度で加熱し、熱分解し
たＳｌを単結晶面の露出した部分にエピタキシャル成長
させ、単結晶シリコン層３１を形成する。また、第１の
キャパシタ絶縁膜４上にポリシリコン１１２２を堆積さ
せる。

第２Ｃ図 このとき、大まかには必要とする構造が得られているが
、高温でエピタキシャル成長させるため、第１のキャパ
シタ絶縁膜４の８１０□と単結晶シリコン層３１のＳ（
との熱膨張率の違いから、第１のキャパシタ絶縁膜４の
端部に強く歪を受け、この部分の単結晶シリコン層３１
に結晶欠陥が発生していることが多い。これを取除くた
めに、Ｓｉ＋イオンを約１８０ＫｅＶで５×１０　／ａ
ｍ２程度の密度をもって注入し、単結晶シリコン層３１
を非晶質化して非晶質シリコン層３２を形成する。なお
、Ｓ１イオンの注入条件については典型例として上記の
数字を挙げたが、加速電圧は厚みによって変化するし、
非晶質化状態が得られる注入量であればよいことから、
一般には１Ｘ１０１５０ＩＩ２程度以上であればよい。

第２Ｄ図 次に、６００″Ｃ程度のＮ２雰囲気にて４〜８時間時間
熱処理すると、非晶質シリコン層３２はシリコン基板１
の結晶性を拾ってエピタキシャル成長し、単結晶化する
。したがって、シリコン基板１の上に再び単結晶シリコ
ン層３１が形成される。

このとき、第１のキャパシタ絶縁膜４上へも単結晶シリ
コンの成長が及び、第１の主１シバシタ絶縁膜４の端部
付近のごく狭いｔＩＡｂａ、に単結晶シリコン領域２３
が形成される。一方、第１のキャパシタ絶縁１１４上に
おいて、単結晶シリコン層３１と離れた部分では、ラン
ダムな核成長によってポリシリコン層２２が成長する。

このような基板は第１のキャパシタ絶縁膜４を埋め込ん
だ形になっており、そして第１のキャパシタ絶縁ｍ４が
薄いため平面段差はほとんどない。

第２Ｅ図 次に、下敷酸化膜、シリコン窒化躾を使用し、写真製版
によって素子領域の分離のバターニングを行なう。その
模、通常の選択酸化法によって活性領域以外を酸化し、
厚いフィールド酸化ＩＩ２を形成して素子間の分離を行
なう。

第２Ｆ図 次に、表面に薄い酸化膜を形成し、ゲート酸化１１１１
２４ｂとする。続いて、ポリシリコンあるいはポリシリ
コン上に金属シリサイドを形成したポリサイドからなる
ワード線６（アクセストランジスタのゲート電極ともな
る）を形成し、これをマスクとして砒素を高濃度にイオ
ン注入して、アクセストランジスタのソース、ドレイン
領域７ａ、７ｂと、単結晶シリコン領域２３と、ポリシ
リコン１１２２をＮ型にドープする。次に、ポリシリコ
ン［１２２と単結晶シリコン層２３上の酸化膜を除去し
、改めて酸化膜およびＬＰＣＶＯ法による薄い窒化シリ
コン膜の第２のキャパシタ絶縁１１１！２４ａを設ける
。その後、第２のポリシリコン層５を堆積してセルプレ
ート電極とする。

上記のようなメモリセルは、第３図の等価回路から明ら
かなように、記憶端子となる第１のポリシリコン電極２
２の上下に、各々、第２ポリシリコン電極５．シリコン
基板１を対向電極とするメモリ容量が形成されているの
で、１ビット全体としてのメモリ容量が飛躍的に増大す
る。たとえば、シリコン基板１上の第１のキャパシタ絶
縁１１！４の厚さと、第１のポリシリコン電極２２上の
第２のキャパシタ絶縁膜２４の厚さが同じであれば、メ
モリ容量はほぼ２倍に増加する。

また、上記メモリセルは、第１のメモリ容量の対向電極
となる半導体基板表面２１が半導体基板１と同じ導電型
であるため、隣接するメモリセル間が空乏層でつながり
、メモリセル間にリークが発生するという従来例で述べ
た問題は全く発生しない。このため、隣接するメモリセ
ル間の距離は加工限界で決まる最小値まで縮小すること
が可能であり、高密度化に対して極めて大きなメリット
を有している。

さらに、記憶端子となる第１のポリシリコン電極２２が
半導体基板１から絶縁された構造になっているため、α
粒子１等により半導体基板中に発生した電荷が記憶端子
に流れ込み記憶情報が破壊されるソフトエラーの問題も
ほぼ全面的に解決することができる。

さらに、第１のポリシリコン電極２２およびＮ“領域７
ｂはそれぞれ多結晶シリコンおよび単結晶シリコンを一
旦非晶質化した後再結晶化して形成するようにしている
ので、両者間の接合部分に存在する格子欠陥が除去され
、両者の接合が極めて良好なものとなる。

なお、上記実施例では、アクセストランジスタにＮチャ
ネル型の素子を用いたが、Ｐチャネル型の素子も同様の
製造方法で形成可能であり、特性上も同様の効果を奏す
る。

また、この発明はメモリ容量部が溝または礼状に加工さ
れていても適用でき、さらに大きな容量値を与えること
も可能である。

［発明の効果１ 以上のように、この発明によれば、半導体基板上に２つ
の容量を積重ねて形成し、これらの並列容量を１ビツト
のメモリ容量としたので、極めて小さな面積に大きなメ
モリ容量が形成できる。また、メモリ容量の記憶端子と
なる多結晶半導体層が第１の絶縁膜によって半導体基板
から隔絶され、かつこの多結晶半導体層はアクセストラ
ンジスタのソースもしくはドレイン領域となる単結晶半
導体層と直接接続されているので、隣接するメモリセル
間のリークやソフトエラーを有効に防止することができ
る。ざらに、多結晶半導体層および単結晶半導体層は一
旦非晶質化された後再結晶化されて形成されるので、両
者の接合部における結晶欠陥を除去することができ、両
者の接合関係を極めて良好な状態に保つことができる。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図はこの発明の一実施例による１
トランジスタ型ダイナミックメモリセルを示す図であり
、特に第１Ａ図はその平面図を、第１Ｂ図は第１Ａ図に
おける線Ｂ−８に沿う断面図を示している。第２Ａ図〜
第２Ｅ図はこの発明の一実施例による１トランジスタ型
ダイナミックメモリセルの製造方法を示す主要工程断面
図である。第３図は第１Ａ図および第１Ｂ図に示すメモ
リセルの等価回路図である。第４Ａ図および第４Ｂ図は
従来の１トランジスタ型ダイナミックメモリセルの一例
を示す平面図および断面図である。 図において、１はＰ型シリコン基板、２は素子間分離用
のフィールド酸化膜、４は１１のキャパシタ絶縁膜、５
は第２のポリシリコン電極、６はワード線、７ａはアク
セストランジスタのソース領域、７ｂはアクセストラン
ジスタのドレイン領域、８はコンタクト孔、９はピッ１
−ね、２１はＰ＋領域、２２は第１のポリシリコン電極
、２３は絶縁股上の単結晶シリコン領域、２４ａは第２
のキャパシタ絶縁膜、２４ｂはゲート絶縁膜、３１は単
結晶シリコン層、３２は非晶質シリコン層を示す。

Claims (1)

1. 【特許請求の範囲】 １個のアクセストランジスタと１個のメモリ容量で１ビ
   ットを構成するような１トランジスタ型ダイナミックメ
   モリセルを製造する方法であつて、半導体基板上の所定
   の領域に高濃度不純物領域を形成する工程と、 前記高濃度不純物領域上に第１の絶縁膜を形成する工程
   と、 前記半導体基板が露出した領域には単結晶半導体層を、
   前記第１の絶縁膜上には多結晶半導体層を形成するため
   のエピタキシャル成長工程と、前記単結晶半導体層およ
   び前記多結晶半導体層と同じ構成元素をイオン注入して
   、当該単結晶半導体層および多結晶半導体層を非晶質化
   する工程と、 少なくとも前記エピタキシャル成長工程よりも低い温度
   で熱処理して前記非晶質化された半導体層を再結晶化し
   、再び単結晶半導体層および多結晶半導体層を形成する
   工程と、 前記再形成された単結晶半導体層および多結晶半導体層
   上の所定の領域に第２の絶縁膜を形成する工程と、 前記絶縁膜上の所定の領域に低抵抗層を形成する工程と
   を少なくとも備え、それによって 前記高濃度不純物領域と前記第１の絶縁膜と前記再形成
   された多結晶半導体層で第１の容量を形成し、前記再形
   成された多結晶半導体層と前記第２の絶縁膜と前記低抵
   抗層で第２の容量を形成し、当該第１および第２の容量
   の並列容量が前記１ビットのメモリ容量を構成し、 前記１ビットのメモリ容量の記憶端子となる前記再形成
   された多結晶半導体層が前記アクセストランジスタのソ
   ースもしくはドレイン領域となる前記再形成された多結
   晶半導体層と直接接続されていることを特徴とする、１
   トランジスタ型ダイナミックメモリセルの製造方法。