JPS63246867A - １トランジスタ型ダイナミツクメモリセルの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、１トランジスタ型ダイナミックメモリセル
の製造方法に関し、特に１個のアクセストランジスタと
１個のメモリ容量で１ビットを構成し、かつこのメモリ
容量は半導体基板上に積重ねられて形成された２個の容
量の並列容量として構成されるような１トランジスタ型
ダイナミックメモリセルを製造する方法に関する。

［従来の技術］ １トランジスタ型ダイナミツクメモリはその構造が簡単
で高密度化に向いているため、４にピットから１Ｍビッ
トに至るまで広く用いられてきた。

従来は、微細加工技術と絶縁膜等の薄膜化によってメモ
リキャパシタの確保が行なわれてきた。しかし、微細加
工と薄膜化には限界があり、限られたセル面積の中でよ
り多くのメモリキャパシタ容量を確保するために種々の
メモリセルが提案されている。

第４Ａ図および第４Ｂ図は、たとえばＩＥＥ。

Ｔ　ｒａｎｓ、Ｅ　Ｉｅｃｔｒｏｎ　Ｄ　ｅｖｌｃｅｓ
、　ｖｏｌ、Ｅ　Ｄ　−３１のｐｐ、７４６〜７５３に
“Ａ　　Ｃｏｒｒｕｇａｔｅｄ　Ｃａｐａｃｌｔｏｒ　
　Ｃｅ１ｌ　　（ＣＣＣ）”とじＴＨ０３ｕｎａ１ｍ１
等により示されている溝掘型のメモリセルであり、第４
Ａ図はその平面図、第４Ｂ図は第４Ａ図の線Ａ−Ａに沿
う断面図を示している。図において、このメモリセルは
、Ｐ型シリコン基板１と、素子間分離用のフィールド酸
化膜２と、素子間分離用のチャネルストップＰ＋領１４
３と、キャパシタ絶縁ｍ４と、メモリ容量の対向電極を
構成するセルプレート電極５と、ワード線信号が印加さ
れてアクセストランジスタを駆動するワード線６と、ビ
ット線に接続されるＮ＋領域７ａ　　（アクセストラン
ジスタのソース領域となる）と、Ｎ＋領域７ｂ（アクセ
ストランジスタのドレイン領域となる）と、コンタクト
孔８と、ビット線を構成する金属配線９と、メモリセル
の記憶端子を構成する反転領域あるいはＮ＋領域１０と
、溝掘領域１１とを含む。このメモリセルの特徴は、半
導体基板中に溝を形成し、その側面部もメモリ容量とし
て利用して実質的なキャパシタ面積の増加を図るもので
ある。

［発明が解決しようとする問題点］ 従来の改良されたダイナミックメモリセルは以上のよう
に構成されているため、さらに高集積化を図るためには
隣接する溝掘領域１１間の間隔ｄ（第４Ａ図参照）を詰
めなければならない。そのため、フィールド酸化膜２を
挾んで対向する記憶端子１０の間隔が詰まり、その側面
に生じる空乏層がつながり、隣り合うメモリセル間にリ
ークが発生し、記憶された情報が破壊されるという問題
があった。このように、従来の改良されたダイナミック
メモリセルは必すしも高集積化に対応できないという問
題点があった。また、記憶端子が半導体基板内にあるた
め、α線等により発生したキャリアが記憶端子に流れ込
み、記憶情報が破壊されるというソフトエラーの問題も
あった。

この発明は上記のような問題点を解消するためになされ
たもので、縮小されたメモリセルの中で十分なメモリ容
量が確保でき、隣接するメモリセル間のリークの増大を
避は得るような高集積化に適した１トランジスタ型ダイ
ナミックメモリセルを提供することを目的とする。

［問題点を解決するための手段］ この発明に係る１トランジスタ型ダイナミックメモリセ
ルの製造方法は、半導体基板上の所定の領域に高濃度不
純物領域を形成し、この高濃度不純物領域上に第１の絶
縁膜を形成し、半導体基板が露出した領域には単結晶半
導体層を第１の絶縁膜上には多結晶半導体層をエピタキ
シャル成長によって形成し、単結晶半導体層および多結
晶半導体層上の所定の領域に第１の絶縁膜を形成し、第
２の絶縁股上の所定の領域に低抵抗層を形成するように
したものである。

［作用〕 この発明においては、高濃度不純物領域とその上部に形
成された第１の絶縁膜および多結晶半導体層で第１の容
量が形成され、さらに多結晶半導体層とその上部に形成
された第２の絶ａ膜および低抵抗層で第２の容量が形成
され、これら第１および第２の容量の並列容量が１ピツ
トのメモリ容量を構成するので、極めて狭い面積の中に
十分なメモリ容量が確保される。また、メモリ容量の記
憶端子となる多結晶半導体層は第１の絶縁膜によって半
導体基板から隔絶されるとともに、アクセストランジス
タのソースもしくはドレイン領域となる単結晶半導体層
と直接接続されることにより、隣接するメモリセル間の
リークやソフトエラーに強い構造となる。

し実施例］ 第１Ａ図および第１Ｂ図はこの発明の一実施例による１
トランジスタ型ダイナミックメモリセルを示す図であり
、第１Ａ図はその平面図を、第１Ｂ図は第１Ａ図におけ
るＩＩＡ−Ａｋ：沿う断面図を示している。図において
、この実施例のメモリセルは、Ｐ型シリコン基板１の表
面層に形成された高濃度のＰ＋領域２１（第１のメモリ
容量のシリコン基板電極となる）と、このＰ＋領域２１
の上に形成された第１のキャパシタ絶縁膜４〈第１のメ
モリ容量の誘電体となる）と、第１のキャパシタ絶縁１
１１４の上に形成された第１のポリシリコン電極２２（
記憶端子となる）と、第１のキャパシタ絶縁膜４の端部
上に乗り上げて第１のポリシリコン電極２２とつながる
単結晶シリコン領域２３と、第１のポリシリコン電極２
２の上に形成された第２のキャパシタ絶縁膜２４ａ　〈
第２のメモリ容量の誘電体となる）と、第２のキャパシ
タ絶縁膜２４ａ上に形成された第２のポリシリコン電極
（第２のメモリ容量の対向電極となる）とを備える。さ
らに、このメモリセルは、隣接するメモリセルの間に形
成される素子間分離用のフィールド酸化膜２と、−Ｎ＋
領域７ａ　　＜アクセストランジスタのソースとなる）
と、単結晶シリコン領１４１２３を介して第１のポリシ
リコン電極２２とつながるＮ＋領Ｍ７ｔｌ　　（アクセ
ストランジスタのドレインとなる）と、Ｎ＋領域７ａ、
７ｂの間のチャネル領域上を通過し当該チャネル領域と
ゲート絶縁膜２４ｂを挾んで対向するワード線６と、コ
ンタクト孔８を介してＮ＋領域７ａと接続されるビット
ａ９とを備える。

上記のような構成において、本実施例のメモリセルは、
シリコン基板１の表面を酸化するなどして形成された第
１のキャパシタ絶縁膜４を挾んでＰ＋領ｊａ２１と、第
１のポリシリコン電極２２とにより第１のメモリ容量を
形成している。さらに、第１のポリシリコン？！ｌｌ１
２２の表面を酸化するなどして形成された第２のキャパ
シタ絶縁ｆｉ！Ｊ２４ａを挾んで、第１のポリシリコン
電極２２と、第２のポリシリコン電極〈セルプレート電
極）５とにより、第２のメモリ容量を形成している。し
たがつて、本実流側のメモリセルは、第１のメモリ容量
の上部に第２のメモリ容量を積上げる構造となっており
、これら第１および第２のメモリ容量の並列容量が１ビ
ットのメモリ容量として用いられる。記憶端子となる第
１のポリシリコン電極２２は、単結晶シリコン領域２３
を介してほぼ平面上で連続的にアクセストランジスタの
Ｎ”ｆｌ域７ｂと接続されており、第１のポリシリコン
電極２２に蓄えられた電荷はアクセストランジスタを介
してビット線９に読出される。

次に、上記第１Ａ図および第１Ｂ図に示すメモリセルを
得るための製造方法について説明する。

第２Ａ図〜第２Ｄ図はそのような製造方法の一例を示す
主要工程断面図である。

第２Ａ図 まず、Ｐ型シリコン基板１の主表面の一部にボロンを３
×１０１０ｌ３０程度の密度でイオン注入し、約１００
０℃のＮ２雰囲気で６０分程度アニールしてＰ＋領域２
１を形成する。その後、酸素雰囲気で酸化処理を行ない
、１２０Ａ程度の８１０□層を形成する。ざらに、この
８１０□層の上に写真製版工程でレジストパターンを形
成し、ＨＦを含む溶液中で不要部分を除去し、第１のキ
ャパシタ絶縁ｌｌＩ４を形成する。

第２Ｂ図 次に、Ｓ＋ＨｓあるいはＳｉＣ見２８２などのシラン系
ガスを導入した試料槽中で上記ウェハを９００℃〜１０
５０℃に加熱する。但し、この工程ではＨ２やＨＣｌに
よる高温のクリーニング処理をそのシーケンスに加えな
いことが重要である。

これによって、薄い第１のキャパシタ絶縁膜４を損うこ
となく、単結晶面が露出した領域には単結晶シリコン［
１３１がエピタキシャル成長され、第１のキャパシタ絶
縁１！［４上にはポリシリコン層２２を堆積させること
ができ、本発明の基本構造を得る。このとき、上記エピ
タキシャル成長工程における種々の条件を適当に選ぶこ
とにより、単結晶シリコンのエピタキシャル成長は第１
のキャパシタ絶ａ膜４上へも及び、その結果第１のキャ
パシタ絶縁膜４の端部付近のごく狭い領域に単結晶シリ
コンＩ！ｌ１ｔ２３が形成される。これによって、ポリ
シリコン層２２は半導体基板１と完全に隔絶される。上
記のような基板は第１のキャパシタ絶縁膜４を埋め込ん
だ形になっており、そしてこの第１のキャパシタ絶縁膜
４が薄いため表面段差はほとんどない。

第２Ｃ図 次に、下敷酸化膜、シリコン窒化膜を使用し、写真製版
によって素子領域の分離のパターニングを行なう。その
俊、通常の選択酸化法によって活性領域以外を酸化し、
厚いフィールド酸化膜２を形成して素子分離を行なう。

第２Ｄ図 次に、表面に薄い酸化膜を形成し、ゲート酸化膜２４　
ｂとする。続いて、ポリシリコンあるいはポリシリコン
上に金属シリサイドを形成したポリサイドからなるワー
ド線６（アクセストランジスタのゲート電極ともなる）
を形成し、これをマスクとして砒素を高濃度にイオン注
入して、アクセストランジスタのソース、ドレイン領域
７ａ、７ｂと、単結晶シリコン領域２３と、ポリシリコ
ン層２２をＮ型にドープする。次に、ポリシリコン層２
２と単結晶シリコン層２３上の酸化膜を除去し、改めて
酸化膜およびＬＰＣＶＤ法による薄い窒化シリコン膜の
第２のキャパシタ絶縁膜２４ａを設ける。その後、第２
のポリシリコン層５を堆積してセルプレート１Ｒ極とす
る。

上記のようなメモリセルは、第３図の等価回路から明ら
かなように、記憶端子となる第１のポリシリコン電極２
２の上下に、各々、第２のポリシリコン電極５．シリコ
ン基板１を対向電極とするメモリ容量が形成されている
ので、メモリ容量が飛躍的に増大する。たとえば、シリ
コン基板１上の第１のキャパシタ絶縁膜４の厚さと、第
１のポリシリコン電極２２上の第２のキャパシタ絶１ｓ
２４ａの厚さが同じであれば、メモリ容量はほぼ２倍に
増加する。

また、上記メモリセルは、第１のメモリ容量の対向１極
となる高濃度不純物領域２１が半導体基板１と同じ導電
型であるため、隣接するメモリセル間が空乏層でつなが
り、メモリセル間にリークが発生するという従来例で述
べた問題は全く発生しない。このため、隣接するメモリ
セル間の距離は加工限界で決まる最小値まで縮小するこ
とが可能であり、高濃度化に対して極めて大きなメリッ
トを有している。

さらに、記憶端子となる第１のポリシリコン電極２２が
半導体基板１から絶縁された構造になっているため、α
粒子等により半導体基板中に発生した電荷が記憶端子に
流れ込み、記憶情報が破壊されるというソフトエラーの
問題もほぼ全面的に解決することができる。

なお、上記実施例ではメモリセルにＮチャネル型の素子
を用いたが、Ｐチャネル型の素子も同様の製造方法で形
成可能であり、特性上も同様の効果を奏する。

また、この発明はメモリ容壷部が溝または礼状に加工さ
れていても適用でき、さらに大きな容量値を与えること
も可能である。

［発明の効果］ 以上のように、この発明によれば、半導体基板上に上下
２層のメモリ容量を形成し、これら２つのメモリ容量の
並列容量を１ビットのメモリ容量として用いるようにし
ているので、狭いセル面積の中に十分なメモリ容量を確
保することができる。

また、メモリ容量の記憶端子となる多結晶半導体層がア
クセストランジスタのソースもしくはドレイン領域とな
る単結晶半導体層と直接接続され、かつ多結晶半導体層
は第１の絶縁膜によって半導体基板から完全に隔絶され
ているため、メモリセル間のリークやソフトエラーの発
生を有効に防止することができる。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図はこの発明の一実施例による１
ビット型ダイナミックメモリセルを示す図であり、特に
第１Ａ図はその平面図を、第１Ｂ図は第１Ａ図における
線Ｂ−Ｂ＋、：沿う断面図を示している。第２Ａ図〜第
２Ｄ図はこの発明の一実施例による１トランジスタ型ダ
イナミックメモリセルの製造方法を示す主要工程断面図
である。第３図は第１Δ図および第１Ｂ図に示すメモリ
セルの等価回路図である。第４Ａ図および第４Ｂ図は従
来の１ピツト型ダイナミックメモリセルの一例を示す平
面図および断面図である。 図において、１はＰ型シリコン基板、２は素子間分離用
のフィールド酸化膜、４は第１のキャパシタ絶縁膜、５
は第２のポリシリコン電極、６はワード線、７ａはアク
セストランジスタのソース領域、７ｂはアクセストラン
ジスタのドレイン領域、８はコンタクト孔、９はピット
線、２１はＰ“領域、２２は第１のポリシリコン電極、
２３は絶縁膜上の単結晶シリコンｆｌＩａｔ、　２４ａ
は第２のキャパシタ絶縁膜、２４ｂはゲート絶縁膜を示
す。

Claims (1)

1. 【特許請求の範囲】 １個のアクセストランジスタと１個のメモリ容量で１ビ
   ットを構成するような１トランジスタ型ダイナミックメ
   モリセルを製造する方法であつて、半導体基板上の所定
   の領域に高濃度不純物領域を形成する工程と、 前記高濃度不純物領域上に第１の絶縁膜を形成する工程
   と、 前記半導体基板が露出した領域には単結晶半導体層を、
   前記第１の絶縁膜上には多結晶半導体層を形成するため
   のエピタキシャル成長工程と、前記単結晶半導体層およ
   び多結晶半導体層上の所定の領域に第２の絶縁膜を形成
   する工程と、前記第２の絶縁膜上の所定の領域に低抵抗
   層を形成する工程とを少なくとも備え、それによつて前
   記高濃度不純物領域と前記第１の絶縁膜と前記多結晶半
   導体層で第１の容量を形成し、前記多結晶半導体層と前
   記第２の絶縁膜と前記低抵抗層で第２の容量を形成し、
   当該第１および第２の容量の並列容量が前記１ビットの
   メモリ容量を構成し、 前記１ビットのメモリ容量の記憶端子となる前記多結晶
   半導体層が前記アクセストランジスタのソースもしくは
   ドレイン領域となる前記単結晶半導体層と直接接続され
   ることを特徴とする、１トランジスタ型ダイナミックメ
   モリセルの製造方法。