JPS63250910A - ラツチ回路 - Google Patents
ラツチ回路Info
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- JPS63250910A JPS63250910A JP62084602A JP8460287A JPS63250910A JP S63250910 A JPS63250910 A JP S63250910A JP 62084602 A JP62084602 A JP 62084602A JP 8460287 A JP8460287 A JP 8460287A JP S63250910 A JPS63250910 A JP S63250910A
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- Japan
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- flip
- flop
- data
- stage
- flops
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データをランチするランチ回路に関するもの
であり、特に非同期式の入力を扱うランチ回路に関する
ものである。
であり、特に非同期式の入力を扱うランチ回路に関する
ものである。
−ｇに、入力されるデータをラッチするための回路とし
てフリップフロップが用いられている。
てフリップフロップが用いられている。
第２図にこの場合のフリップフロップの基本的な接続を
示す。第２図に示す如（、フリップフロップ（Ｆ、Ｆ）
Ｆは、クロック端子６に内部のクロックを取り、非同期
な外部の回路からのデータを端子７に入力する。出力は
端子８から取り出される。このように外部の非同期信号
を内部のクロックに同期化する際、データをランチする
フリップフロップＦのセットアツプ時間やホールド時間
内でデータが変化すると、フリップフロップＦの出力が
不安定状態に陥り、その後、安定するまでに通常の遅延
時間の数倍の時間が必要であることが知られている。第
３図にこの場合のタイミングチャートを示す。
示す。第２図に示す如（、フリップフロップ（Ｆ、Ｆ）
Ｆは、クロック端子６に内部のクロックを取り、非同期
な外部の回路からのデータを端子７に入力する。出力は
端子８から取り出される。このように外部の非同期信号
を内部のクロックに同期化する際、データをランチする
フリップフロップＦのセットアツプ時間やホールド時間
内でデータが変化すると、フリップフロップＦの出力が
不安定状態に陥り、その後、安定するまでに通常の遅延
時間の数倍の時間が必要であることが知られている。第
３図にこの場合のタイミングチャートを示す。
第３図（ａ）〜（ｃ）は、それぞれクロック入刃端子の
クロック信号、データ入力端子のデータ及び出力端子の
出力である。第３図に示すように、一般にフリップフロ
ップにはクロック信号９の変化に対して、セフトアソブ
時間ｔｓｕとホールド時間ｔ、で示される一定時間内に
データ１０が変化すると、フリップフロップのＱ出力１
１が不安定状態に陥り、出力が安定するまでに通常の遅
延時間Ｌｐｄ以上になることが知られている。この安定
化に必要な時間よりも、内部のクロックサイクルが短い
場合、第４図で示すように、フリップフロップを数段連
結させることで同等な時間を生み出す方法が用いられて
いる。
クロック信号、データ入力端子のデータ及び出力端子の
出力である。第３図に示すように、一般にフリップフロ
ップにはクロック信号９の変化に対して、セフトアソブ
時間ｔｓｕとホールド時間ｔ、で示される一定時間内に
データ１０が変化すると、フリップフロップのＱ出力１
１が不安定状態に陥り、出力が安定するまでに通常の遅
延時間Ｌｐｄ以上になることが知られている。この安定
化に必要な時間よりも、内部のクロックサイクルが短い
場合、第４図で示すように、フリップフロップを数段連
結させることで同等な時間を生み出す方法が用いられて
いる。
この第４図の不安定状態を消滅させるためのフリップフ
ロップ列では、外部からの非同期のデータＤがフリップ
フロップＦ１のデータ入力端子■１に接続され、内部の
クロック（ｃｋ）１によって同期化される。このフリッ
プフロップＦ１の出力Ｑ１は、次段のフリップフロップ
Ｆ２のデータ入力端子■２に接続され、フリップフロッ
プＦ１と同じクロック１で動作する。以下、フリ・ノブ
フロップＦ２と同様に、（ｎ−２）個のフリップフロッ
プＦ３〜Ｆｎが接続される。フリップフロップの数をｎ
個とし、クロック（Ｃｋ）１の周期をｔｏとすると、ｎ
Ｘｔｏは、第３図で示す不安定状態の時間に対応する。
ロップ列では、外部からの非同期のデータＤがフリップ
フロップＦ１のデータ入力端子■１に接続され、内部の
クロック（ｃｋ）１によって同期化される。このフリッ
プフロップＦ１の出力Ｑ１は、次段のフリップフロップ
Ｆ２のデータ入力端子■２に接続され、フリップフロッ
プＦ１と同じクロック１で動作する。以下、フリ・ノブ
フロップＦ２と同様に、（ｎ−２）個のフリップフロッ
プＦ３〜Ｆｎが接続される。フリップフロップの数をｎ
個とし、クロック（Ｃｋ）１の周期をｔｏとすると、ｎ
Ｘｔｏは、第３図で示す不安定状態の時間に対応する。
しかしながら、第３図において不安定状態の後、フリッ
プフロップの出力が、最終的に変化前のデータになるか
、変化後のデータに落ち着くかは不明であり、変化した
データが、確実に出力されるのは、次のクロックパルス
を待たなければならず、１クロック分のずれが生ずるこ
とになる。このことは、並列に複数のデータを第４図の
ようなフリップフロップ列で送る際、誤動作の原因とな
る。
プフロップの出力が、最終的に変化前のデータになるか
、変化後のデータに落ち着くかは不明であり、変化した
データが、確実に出力されるのは、次のクロックパルス
を待たなければならず、１クロック分のずれが生ずるこ
とになる。このことは、並列に複数のデータを第４図の
ようなフリップフロップ列で送る際、誤動作の原因とな
る。
従来では、外部回路からの入力信号の最小繰り返し速度
は、内部のクロックに比べ１桁以上遅い場合が大半であ
り、そのような場合には、複数の入力ビットの内の１ビ
ツトをフラッグとして使用し十分な時間を取った後、デ
ータのサンプリングを行えばよく、従って、同期化に伴
う１クロック分のずれは問題にはならないが、入力が高
速の繰り返し速度の場合には、上述の如き方法は採れず
、１クロック分のずれは亮速なデータ転送の場合は問題
となる。
は、内部のクロックに比べ１桁以上遅い場合が大半であ
り、そのような場合には、複数の入力ビットの内の１ビ
ツトをフラッグとして使用し十分な時間を取った後、デ
ータのサンプリングを行えばよく、従って、同期化に伴
う１クロック分のずれは問題にはならないが、入力が高
速の繰り返し速度の場合には、上述の如き方法は採れず
、１クロック分のずれは亮速なデータ転送の場合は問題
となる。
また、一般には、高速なデータの転送には同期式が用い
られ、同期式のときは前記のような問題は発生しないが
、外部からの非同期信号を入力し、これを内部のクロッ
クによって同期化する非同期式の入力を扱う場合には問
題となる。
られ、同期式のときは前記のような問題は発生しないが
、外部からの非同期信号を入力し、これを内部のクロッ
クによって同期化する非同期式の入力を扱う場合には問
題となる。
本発明の目的は、非同期式のデータ転送に対して不安定
状態の発生によって生ずる１クロツタ分のずれによる誤
動作を回避し、高速なデータ転送を可能にすることにあ
る。
状態の発生によって生ずる１クロツタ分のずれによる誤
動作を回避し、高速なデータ転送を可能にすることにあ
る。
本発明のラッチ回路は、外部の回路からのＮビットの非
同期信号を内部のクロック信号に同期化するＮ列の少な
くとも１段以上のフリ・ノブフロ・ノブと、 このＮ列のフリップフロップの最終段のフリップフロッ
プの次段に設けたフリップフロップと、前記最終段のフ
リップフロップの出力と前記次段のフリップフロップの
出力のエクスクル−シブＯＲをとる手段と、 Ｎ個のそのエクスクル−シブＯＲ出力のＯＲをとる手段
と、 このＯＲ出力と前記内部のクロック信号のＡＮＤをとる
ことにより得られる信号をクロックとしてＮ列のデータ
のラッチを行うフリップフロップとを備えることを特徴
としている。
同期信号を内部のクロック信号に同期化するＮ列の少な
くとも１段以上のフリ・ノブフロ・ノブと、 このＮ列のフリップフロップの最終段のフリップフロッ
プの次段に設けたフリップフロップと、前記最終段のフ
リップフロップの出力と前記次段のフリップフロップの
出力のエクスクル−シブＯＲをとる手段と、 Ｎ個のそのエクスクル−シブＯＲ出力のＯＲをとる手段
と、 このＯＲ出力と前記内部のクロック信号のＡＮＤをとる
ことにより得られる信号をクロックとしてＮ列のデータ
のラッチを行うフリップフロップとを備えることを特徴
としている。
外部の回路からのＮビットの非同期信号を内部のクロッ
ク信号に同期化する適宜段数のＮ列のフリップフロップ
とＮ列のフリップフロップ段の最終段の次段にフリップ
フロップを持ち、最終段のフリップフロップの出力とそ
の次段フリップフロップの出力のエクスクル−シブ（Ｅ
ｘｃｌｕｓｉｖｅ） ＯＲを取り、そのＮ個の出力のＯ
Ｒを取ると共に、その出力と内部のクロックとのＡＮＤ
出力をクロックとしてＮ列のデータのラッチを行うフリ
ップフロップにクロックパルスを入れることにより、非
同期式の入力に対しても高速の繰り返し速度でデータの
ランチを行うことが可能である。
ク信号に同期化する適宜段数のＮ列のフリップフロップ
とＮ列のフリップフロップ段の最終段の次段にフリップ
フロップを持ち、最終段のフリップフロップの出力とそ
の次段フリップフロップの出力のエクスクル−シブ（Ｅ
ｘｃｌｕｓｉｖｅ） ＯＲを取り、そのＮ個の出力のＯ
Ｒを取ると共に、その出力と内部のクロックとのＡＮＤ
出力をクロックとしてＮ列のデータのラッチを行うフリ
ップフロップにクロックパルスを入れることにより、非
同期式の入力に対しても高速の繰り返し速度でデータの
ランチを行うことが可能である。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すＮビットのパラレル入
力のランチ回路の構成図である。
力のランチ回路の構成図である。
このラッチ回路は、第１図に示すように、フリップフロ
ップＦ、〜Ｆ ｎＮと、フリップフロップＦ１１〜Ｆｔ
ｌｌ と、エクスクル−シブ（Ｅｘｃｌｕｓｉｖｅ）
ＯＲ回路Ｅ、〜Ｅ８と、ＯＲ回路２と、ＡＮＤ回路４と
、データランチ用のフリップフロップＦ ｍｌ ””
Ｆ ｓＮを用いる。
ップＦ、〜Ｆ ｎＮと、フリップフロップＦ１１〜Ｆｔ
ｌｌ と、エクスクル−シブ（Ｅｘｃｌｕｓｉｖｅ）
ＯＲ回路Ｅ、〜Ｅ８と、ＯＲ回路２と、ＡＮＤ回路４と
、データランチ用のフリップフロップＦ ｍｌ ””
Ｆ ｓＮを用いる。
フリップフロップＦｌｌ〜Ｆｎｌ、ＦＩ２〜ＦＬｌ□、
・・・、Ｆ、Ｎ−Ｆ□は、外部回路から人力される非
同期信号としてのＮビットデータでり、〜ＤＮの各ビッ
トに対応して設けられており、それぞれ、順次各出力Ｑ
ｌｌ〜Ｑ、Ｎ、 Ｑ２．〜Ｑ、）Ｉ、 ・・・を次
段へ転送するようになっている。また、それぞれには、
同期化のための内部のクロック信号とじて内部クロック
１が供給され、この内部クロックｌに同期化されて転送
が行われるようになっている。
・・・、Ｆ、Ｎ−Ｆ□は、外部回路から人力される非
同期信号としてのＮビットデータでり、〜ＤＮの各ビッ
トに対応して設けられており、それぞれ、順次各出力Ｑ
ｌｌ〜Ｑ、Ｎ、 Ｑ２．〜Ｑ、）Ｉ、 ・・・を次
段へ転送するようになっている。また、それぞれには、
同期化のための内部のクロック信号とじて内部クロック
１が供給され、この内部クロックｌに同期化されて転送
が行われるようになっている。
フリップフロップＦｉｔ〜Ｆｌｙは、Ｎ列のフリップフ
ロップ段の最終段のフリップフロップＦ’ｎ＋〜Ｆ、、
Ｈの次段に設けられている。このフリップフロップＦ／
＋”Ｆ７Ｎには、内部クロック１が印加されると共に、
最終段のフリップフロップＦｆｉｌ〜Ｆいからの出力Ｑ
。１〜Ｑ０が供給される。
ロップ段の最終段のフリップフロップＦ’ｎ＋〜Ｆ、、
Ｈの次段に設けられている。このフリップフロップＦ／
＋”Ｆ７Ｎには、内部クロック１が印加されると共に、
最終段のフリップフロップＦｆｉｌ〜Ｆいからの出力Ｑ
。１〜Ｑ０が供給される。
エクスクル−シブＯＲ回路Ｅ ｌ−Ｅ Ｎには、上述の
最終段のフリップフロップＦ０〜Ｆ ＩＩＮの出力Ｑ１
〜Ｑ０が一方の入力として、またその次段のフリップフ
ロンプＦ１．−Ｆムの出力Ｑ ｔ ＋〜ＱＩＮが他方の
入力として供給され、各エクスクル−シブＯＲ回路Ｅ、
〜ＥＮは両者のエクスクル−シブＯＲをとり、その出力
ＲＩ”” Ｒ，４をＯＲ回路２に供給する。
最終段のフリップフロップＦ０〜Ｆ ＩＩＮの出力Ｑ１
〜Ｑ０が一方の入力として、またその次段のフリップフ
ロンプＦ１．−Ｆムの出力Ｑ ｔ ＋〜ＱＩＮが他方の
入力として供給され、各エクスクル−シブＯＲ回路Ｅ、
〜ＥＮは両者のエクスクル−シブＯＲをとり、その出力
ＲＩ”” Ｒ，４をＯＲ回路２に供給する。
ＯＲ回路２では、これらＮ個の出力Ｒ１〜Ｒ。
のＯＲがとられ、ＯＲ回路２の出力３はＡＮＤ回路４の
一方の入力として送出される。このＡＮＤ回路４の他方
の入力は内部クロック１が印加されており、ＡＮＤ回路
４はこれらＯＲ回路２の出力３と内部クロック１のＡＮ
Ｄ出力５を取り出し、これをフリップフロップＦｆｆｉ
、−Ｆカ、ヘクロソクとして与える。すなわち、フリッ
プフロップＦ ｎＩ〜Ｆいには、上述の最終段のフリッ
プフロップＦ１〜Ｆ０に入力されるデータが与えられる
と共に、ＡＮＤ回路４からの出力５がクロックパルスと
して供給されており、フリップフロップＦ ｍｌ ””
Ｆ ＭＨはＡＮＤ回路４のＡＮＤ出力をクロックとし
Ｎ列のデータのランチを行うようになっている。
一方の入力として送出される。このＡＮＤ回路４の他方
の入力は内部クロック１が印加されており、ＡＮＤ回路
４はこれらＯＲ回路２の出力３と内部クロック１のＡＮ
Ｄ出力５を取り出し、これをフリップフロップＦｆｆｉ
、−Ｆカ、ヘクロソクとして与える。すなわち、フリッ
プフロップＦ ｎＩ〜Ｆいには、上述の最終段のフリッ
プフロップＦ１〜Ｆ０に入力されるデータが与えられる
と共に、ＡＮＤ回路４からの出力５がクロックパルスと
して供給されており、フリップフロップＦ ｍｌ ””
Ｆ ＭＨはＡＮＤ回路４のＡＮＤ出力をクロックとし
Ｎ列のデータのランチを行うようになっている。
このように、このラッチ回路は、外部の回路からのＮビ
ットの非同期信号を内部のクロック信号に同期化するＮ
列のフリップフロップとＮ列のフリップフロップ段の最
終段のフリップフロップＦ ｎｌ（ｉ：１，２． ・
・・、 Ｎ）の次段にフリップフロップＦムを持ち、フ
リップフロップＦ。、の出力Ｑ ｎ ｉとフリップフロ
ップＦ／ｉの出力Ｑムのエクスクル−シブ（Ｅｘｃｌｕ
ｓｉｖｅ） ＯＲを取り、そのＮ個の出力のＯＲを取り
、その出力３と内部のクロック１のＡＮＤを取り、その
出力５をクロックとしてＮ列のデータのラッチを行うフ
リップフロップＦ１にクロックパルスを入れる構成とし
ている。
ットの非同期信号を内部のクロック信号に同期化するＮ
列のフリップフロップとＮ列のフリップフロップ段の最
終段のフリップフロップＦ ｎｌ（ｉ：１，２． ・
・・、 Ｎ）の次段にフリップフロップＦムを持ち、フ
リップフロップＦ。、の出力Ｑ ｎ ｉとフリップフロ
ップＦ／ｉの出力Ｑムのエクスクル−シブ（Ｅｘｃｌｕ
ｓｉｖｅ） ＯＲを取り、そのＮ個の出力のＯＲを取り
、その出力３と内部のクロック１のＡＮＤを取り、その
出力５をクロックとしてＮ列のデータのラッチを行うフ
リップフロップＦ１にクロックパルスを入れる構成とし
ている。
第１図において、フリップフロップＦｌｌ〜ＦｎＮは同
期化に伴うフリップフロップを示す。各ビットに対して
何段のフリップフロップが必要になるかは、内部のクロ
ック１の周期やフリップフロップの基本遅延時間等に依
存し、不安定状態に対応する時間分だけの段数を設ける
。よって、ｎ段目のフリップフロップＦ、、Ｉ〜Ｆ０に
データが入力されるときには、不安定状態は消滅してい
るとする。
期化に伴うフリップフロップを示す。各ビットに対して
何段のフリップフロップが必要になるかは、内部のクロ
ック１の周期やフリップフロップの基本遅延時間等に依
存し、不安定状態に対応する時間分だけの段数を設ける
。よって、ｎ段目のフリップフロップＦ、、Ｉ〜Ｆ０に
データが入力されるときには、不安定状態は消滅してい
るとする。
外部から入力された非同期の信号Ｄ１〜Ｄ、は、１段目
のフリップフロップＦｌｌ〜ＦＩＮに内部クロック１に
同期化され、その出力Ｑ、、−ｗＱ、Ｎを次段のフリッ
プフロップ１”２１〜ＦＡＮの入力とし、次のクロック
でデータを２段目のフリップフロップＦｚ＋〜ｌ”２Ｎ
に転送する。ここで、もし、１段目のフリップフロップ
列で、不安定状態になっても最終段のフリップフロップ
Ｆ、、Ｉ〜ＦｆｉＮの入力は常に安定していることにな
る。
のフリップフロップＦｌｌ〜ＦＩＮに内部クロック１に
同期化され、その出力Ｑ、、−ｗＱ、Ｎを次段のフリッ
プフロップ１”２１〜ＦＡＮの入力とし、次のクロック
でデータを２段目のフリップフロップＦｚ＋〜ｌ”２Ｎ
に転送する。ここで、もし、１段目のフリップフロップ
列で、不安定状態になっても最終段のフリップフロップ
Ｆ、、Ｉ〜ＦｆｉＮの入力は常に安定していることにな
る。
もし、並列なＮピッＩ・全てが不安定状態になり、その
内の１ビツトだけが、１クロック分だけ他の（Ｎ−１）
ビットよりもデータの転送状態が先行したとするとエク
スクル−シブ（Ｅｘｃｌｕｓｉｖｅ） ＯＲ回路Ｅ１の
出力Ｒ，だけが“１”となり、その結果、ＯＲ回路２の
出力３が“ｌ”となり、ＡＮＤ回路４を通じて、各デー
タラッチにクロック５が入り、最終段のフリップフロッ
プＦ１〜Ｆ０に入力されるデータが各データラッチにも
記憶される。
内の１ビツトだけが、１クロック分だけ他の（Ｎ−１）
ビットよりもデータの転送状態が先行したとするとエク
スクル−シブ（Ｅｘｃｌｕｓｉｖｅ） ＯＲ回路Ｅ１の
出力Ｒ，だけが“１”となり、その結果、ＯＲ回路２の
出力３が“ｌ”となり、ＡＮＤ回路４を通じて、各デー
タラッチにクロック５が入り、最終段のフリップフロッ
プＦ１〜Ｆ０に入力されるデータが各データラッチにも
記憶される。
不安定状態によるクロックのずれは、高々１クロック分
だけなので、先行するデータの変化に対して次のクロッ
クまで考慮すれば十分となる。
だけなので、先行するデータの変化に対して次のクロッ
クまで考慮すれば十分となる。
本発明によれば、従来のデータラッチに比べ、非同期式
の入力に対しても高速の繰り返し速度でデータのラッチ
を行うことが可能になる。
の入力に対しても高速の繰り返し速度でデータのラッチ
を行うことが可能になる。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示す図、第２図はデ
ータをラッチするために用いるフリップフロップの基本
的な接続を示す図、第３図は第２図のフリップフロップ
におけるタイミングチャートを示す図、 第４図は不安定状態を消滅させるためのフリップフロッ
プ列を示す図である。 １・・・・・内部クロック ２・・・・・ＯＲ回路 ３・・・・・ＯＲ回路の出力 ４・・・・・ＡＮＤ回路 ５・・・・・ＡＮＤ回路の出力 Ｆｌｌ〜ＦＩＩＮ、Ｆ１＋〜Ｆ ＩＮ＋ Ｆ ｍ Ｉ”
” Ｆ １＋１８・・・・・フリップフロップ
ータをラッチするために用いるフリップフロップの基本
的な接続を示す図、第３図は第２図のフリップフロップ
におけるタイミングチャートを示す図、 第４図は不安定状態を消滅させるためのフリップフロッ
プ列を示す図である。 １・・・・・内部クロック ２・・・・・ＯＲ回路 ３・・・・・ＯＲ回路の出力 ４・・・・・ＡＮＤ回路 ５・・・・・ＡＮＤ回路の出力 Ｆｌｌ〜ＦＩＩＮ、Ｆ１＋〜Ｆ ＩＮ＋ Ｆ ｍ Ｉ”
” Ｆ １＋１８・・・・・フリップフロップ
Claims (1)
- （１）外部の回路からのＮビットの非同期信号を内部の
クロック信号に同期化するＮ列の少なくとも１段以上の
フリップフロップと、 このＮ列のフリップフロップの最終段のフリップフロッ
プの次段に設けたフリップフロップと、前記最終段のフ
リップフロップの出力と前記次段のフリップフロップの
出力のエクスクルーシブＯＲをとる手段と、 Ｎ個のそのエクスクルーシブＯＲ出力のＯＲをとる手段
と、 このＯＲ出力と前記内部のクロック信号のＡＮＤをとる
ことにより得られる信号をクロックとしてＮ列のデータ
のラッチを行うフリップフロップとを備えることを特徴
とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62084602A JPS63250910A (ja) | 1987-04-08 | 1987-04-08 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62084602A JPS63250910A (ja) | 1987-04-08 | 1987-04-08 | ラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63250910A true JPS63250910A (ja) | 1988-10-18 |
Family
ID=13835230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62084602A Pending JPS63250910A (ja) | 1987-04-08 | 1987-04-08 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63250910A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016054397A (ja) * | 2014-09-03 | 2016-04-14 | 株式会社ソシオネクスト | 受信回路及び半導体集積回路 |
-
1987
- 1987-04-08 JP JP62084602A patent/JPS63250910A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016054397A (ja) * | 2014-09-03 | 2016-04-14 | 株式会社ソシオネクスト | 受信回路及び半導体集積回路 |
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