JPS63253992A - 駆動回路の取り付け方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は液晶光シャッタを使用した記録装置、詳しくは
その液晶光シャッタを駆動する駆動回路に関する。

〔従来技術及びその問題点〕

液晶光シャフタは、感光体の主走査方向に多数配列され
たマイクロシャッタから構成され、このマイクロシャッ
タを選択開閉することにより、ドツト構成の静電潜像が
感光体上に形成される。マイクロシャッタの数量は印字
密度により決定され、例えば、１０ドツト／１１として
場合、Ａ３サイズの用紙に印字を行うとすれば、主走査
方向に３０００個のマイクロシャッタを要する。このよ
うな大容量のマイクロシャッタをスタティック駆動した
場合、駆動素子、配線数、実装面積等の増大を招き、装
置が高価となるだけでなく。実装上も困難となる。

そのため、一般には、液晶光シャッタは、時分割駆動法
により駆動される。

この液晶光シャッタを時分割駆動する駆動回路は、ＬＳ
Ｉ化されており、液晶光シャッタの各マイクロシャッタ
を選択開閉するための制御信号は、駆動回路Ｌ＄Ｉ出力
ビンから各マイクロシ・ヤソタρ信号電極に出力される
。

従って、駆動回路ＬＳＩを多ピン化し、信号電極を駆動
する信号の出力ピンを多くすれば使用する駆動回路ＬＳ
Ｉの個数を減らすことができ、コストの削減が可能とな
る。また、駆動回路ＬＳＩチップの実装においても、薄
型に実装できれば液晶光シャッタや駆動回路ＬＳＩがら
成る記録装置の印字ヘッドを小型化、薄型化することが
可能となる。

このため、最近では駆動回路ＬＳＩは、多ビン化に向い
ており、ペアチップを搭載でき高密度実装可能しかも薄
型化に最適なＴＡＢ　（Ｔａｐｅ　Ａｕｔｏ−ｍａｔｅ
ｄ　Ｂｏｎｄｉｎｇ　）方式によりフィルムテープ上に
実装されるようになっている。ＴＡＢ方式による実装に
は、実装の自動化が容易であり、実装前に十分試験がで
きるという長所もあり、チップが不良のときには取り換
えることができる（修正可能）。

しかしながら、多ピン化を行った場合、駆動ＬＳＩチッ
プのポンディングバソド間隔が狭くなるので、アウタリ
ード間隔も非常に狭くなり（例えば０．１５ｎ＋）　、
Ｉ　Ｃテスタによりチップの動作チェックを行う場合、
プローブ針を一度に全てのアウタリードに接触させてテ
ストすることはできず、そのため何回かに分けてチェッ
クせねばならず動作チェックの作業効率が悪かった。

また、逆に動作チェックの作業効率を良くするために、
ＩＣテスタで１回にテストできる範囲のアウタリード間
隔でＴＡＢ方式により端子接続を行うようにすると、ど
うしても出力ピンの本数が少なくなるため使用する駆動
ＬＳＩチップの個数が増加してしまうという問題が生じ
ていた。

〔発明の目的〕

本発明は、上記従来の欠点に鑑み、アウタリード間隔が
非常に狭くても動作チェックが容易であり多ピン化可能
なＴＡＢ方式により端子接続されたＬＳＩチップから成
る液晶光シャッタの駆動回路を提供することを目的とす
る。

〔発明の要点〕

本発明は、上記目的を達成するために２枚のガラス基板
間に液晶物質を封入し、片方のガラス基板に複数の走査
電極を設け、他方のガラス基板に複数の信号電極を設け
、両電極の交差部に形成される複数のシャッタを駆動す
る液晶光シャッタの駆動回路において、前記駆動回路は
、前記シャッタを開閉する開閉データをシリアルに入力
し、パラレルに出力するシフトレジスタと、該シフトレ
ジスタの一部の出力データを遅延させる遅延手段と、該
遅延手段の出力を格納する格納手段と、該格納手段の出
力を入力するバッファとを有するＬＳＩチップをフィル
ム上の外部リード端子に接続して成り、前記バッファの
出力は前記外部リード端子によりチップ外に取り出され
、前記外部リード端子は複数本が少な（とも１つのテス
ト用端子に接続されていることを特徴とする。

〔発明の実施例〕

以下、本発明の実施例を図面を参照して詳細に説明する
。まず、本発明に係る液晶プリンタについて説明する。

第１５図にその液晶プリンタの概略構成図を示す。

第１５図において、１はドラム状の感光体であり、図示
方向に一定速度で回転する。感光体１の表面は予め帯電
器２により帯電され、この後液晶光シャッタを用いた印
字ヘッド３により光書込みが行われる。印字ヘッド３は
後述する駆動回路を有する記録制御部４により駆動され
、液晶光シャッタを構成する個々のマイクロシャッタを
ビデオ信号（記録データ）に従って選択開閉することで
、感光体１上にドツト構成の静電潜像を形成する。

この潜像は現像器５によりトナーを用いて顕像化され、
感光体１上にトナー像が形成される。また、転写紙６は
給紙ロール７により給送され、待機ロール８にて前記転
写紙６の先端と、上述のトナー像の先端とが一致するよ
うに同期をとられて転写器９において転写紙６にトナー
像が転写される。

転写′祇６は分離部１０にてトナー像が転写される。

転写紙６は分離部１０にて感光体１より分離されサーミ
スタｌｌａと定着用ヒータｌｌｂで一定温度に温度制御
された定着器工１で熱定着され、排紙ロール１２により
機外に搬出される。一方、転写器９で完全に転写されな
かったトナーが感光体１の表面に残留しているため、除
電器１３で残留トナーを除電した後、クリーニング部１
４により清掃され、イレーザ１５で感光体１の表面を除
電した後、次の露光に備えて帯電器２により再び一様な
電荷が感光体１の表面に付与される。

印字へノド３は、第１６図に示すように、光源１６、光
源用ヒータ１７、液晶光シャンク１８、液晶用ヒータ１
９、結像レンズ２０及び後述するＬＳＩが搭載された制
御基板２１ａ、２１ｂにより主に構成されている。光源
１６には蛍光灯が用いられ光源用ヒータ１７の一端には
光源用ヒータ１７の温度を検出するサーミスタ２２が取
付けられている。

液晶光シャンク１８は、第１７図に示すように２時分割
駆動により制御されるもので、ゲストホスト型のもので
あり、２枚のガラス基板２３．２４の間に液晶混合物を
封入し、ガラス基板２３には、信号電極２５が交互に備
わっており、ガラス基板２４には共通電極２６が備わっ
ている。マイクロシャッタ２７は信号電極２５と共通電
極２６の交わる部分に必要な大きさで、必要な形状だけ
インジウム（ＩｎｚＯｉ）や酸化スズ（ＳｎＯ□）等の
透明電極により構成される。このように構成された液晶
パネルに少なくとも１枚の偏光板及び液晶用ヒータ１９
を配することにより、液晶光シャッタ１８は構成されて
いる。又、液晶光シャンク１８にも液晶光シャッタ１８
の温度を検出するためのサーミスタ（不図示）が取付け
られている。

感光体１への光書込みは、信号電極２５と共通電極２６
に制御用基板２１ａ、２１ｂより駆動信号を与えること
により、液晶光シャッタ１８の各マイクロシャッタ２７
を開閉制御し、開状態のマイクロシャッタ２７を透過し
た光源１６の光を感光体１の表面に照射することにより
行われる。

第１図は、本発明の液晶光シャフタの駆動回路を示した
もので、デユーティＡの２周波駆動液晶光シャッタ駆動
回路を示したものである。なお、第１図に示す回路はＣ
ＭＯ３回路によって構成されたＬＳＩ回路のブロック図
であり、図中３０として示す回路が１個のＬＳＩの全体
回路である。

このＬＳＩは従来と同様にカスケード接続ができ、従っ
てこのＬＳＩを複数個使用することによって、全部のマ
イクロシャッタを駆動する構成である。

また図中４０として示す回路を１チヤンネルとした場合
、１個のＬＳＩではＮチャンネルの回路を有する。

１チヤンネルの回路４０は、ビデオ信号（記録データ）
を取り込むためのシフトレジスタ部４１−１．４１−２
、このシフトレジスタ部４１−２からのデータを遅延さ
せるディレ一部４２−１．４２−２、シフトレジスタ部
４１−１の出力するビデオ信号をラッチするデータラン
チ部４３−１及びディレ一部４２−２の出力するビデオ
信号をラッチするデータラッチ部４３−２を有しており
、さらに液晶光シャフタ１８の個々のマイクロシャッタ
２７の駆動信号を作成するデータセレクタ変調部４４、
レベルシフタ４５、高耐圧出カバソファ４６も有する。

上記シフトレジスタ部４１−１．４ニー２の回路構成を
第２図（ａｌ、ディレ一部４２−１．４２−６′２、デ
ータラッチ部４３−１．４３−２の回路構成を第２図（
ｂ）、データセレクタ変調部４４の回路構成を第２図（
Ｃ）にレベルシフタ４５の回路構成を第２図（ｄ）に示
す。

レベルシフタ４５は、同図（ｄ）に示すようにＶＳＳ／
ＶＤＤロジックレベルをＶ、／ＶＩｌｌＤのロジックレ
ベルに変換する。以下、Ｖ３Ｓ／ＶＤＤＯロジンクレベ
ルを“θ″／“１″、ｖ■／ＶＤＩｌｌのロジックレベ
ルを“Ｌ”／“Ｈ”と記す。

また、データセレクタ変調部４４にはインバータ８１．
８２を介して駆動信号ＰＴＩが、インバータ８３．８４
を介して駆動信号ＰＴ２が、インバータ８５を介してセ
レクト信号ＤＳＥＬが、インバータ８５．８６を介して
セレクト信号ＤＳＥＬが外部から入力している。

データセレクタ変調部４４は、第２図ｔｃ）の回路構成
から知られるようにセレクト信号ＤＳＥＬが“０”の時
にＡ入力を選択し、Ａ入力が“１”であれば駆動信号Ｐ
ＴＩの反転信号ＰＴＩを、Ａ入力が“０”であれば駆動
信号ＰＴ２の反転信号百Ｔ２を端子Ｗよりレベルシフタ
４５へ出力する。

また、セレクト信号ＤＳＥＬが“１”の時にＢ入力を選
択し、Ｂ入力が“１”であれば駆動信号ＰＴ１の反転信
号ＰＴＩを、Ｂ入力が１０”であれば駆動信号ＰＴ２の
反転信号ＰＴ２を端子Ｗよりレベルシフタ４５へ出カス
る。

また、ラッチパルス発生部５０は、３相のラッチパルス
ＣＫ２１、ＣＫ２２、ＣＫ２３を生成し、ラッチパルス
ＣＫ２１をデータラッチ部４３−２へ、ラッチパルスＣ
Ｋ２２、ＣＫ２３をディレー制御部６０　（後述）へ出
力する回路であって、外部から入力するセレクト信号Ｄ
ＳＥＬをインバータ８５．８６を介し、フリップフロッ
プ５１−１の入力端子■に入力し、さらに同じく外部か
らランチパルスＣＫ２をインバータ５３に入カシている
。

さらに、内部構成を詳しく説明すると、前記インバータ
５３の出力（ランチパルスＣＫ２）がインバータ５４、
ナンドゲート５２−１．５．２−２．５２−３及びフリ
ップフロップ５１−１．５１−２．５１−３の端子φに
入力しており、フリップフロップ５１−１．５１−２．
５２−３がカスケード接続されている。また、フリップ
フロップ５１−１，５１−２．５１−３の端子Ｘからの
出力が、それぞれナントゲート５２−１．５２−２．５
２−３に入力している。ナントゲート５２−１．５２−
２．５２−３からはインハーク５３の出力（ＣＫ２）が
“１″で、かつフリップフロップ５１−１．５１−２．
５１−３の端子Ｘからの出力が１″の時に、それぞれラ
ンチパルスＣＫ２１、ＣＫ２２、ＣＫ２３が出力される
。

さらに、ナントゲート５２−１の出力するラッチパルス
ＣＫ２１は、インバータ８９．９０を介してデータラッ
チ部４３−１．４３−２の端子φ、に′入力している。

次に、ディレー制御部６０は、ランチパルス発生部５０
内のナントゲート５２−２．５２−３から前記ラッチパ
ルスＣＫ２２、ＣＫ２３、テスト制御部７０　（後述）
からテスト信号Ｔ１、Ｔ２、外部からテスト制御信号Ｔ
Ｈを入力して、クロック信号φ２、φ３を生成し前記回
路４０内のディレ一部４２−１．４２−２にそれぞれイ
ンバータ８７．８８を介しクロック信号φ２、φ３を供
給する制御部であり、クロック信号φ２、φ３を制御部
することによりシフトレジスタ部４１−２の出力するビ
デオ信号がデータランチ部４３−２に入力するまでの遅
延時間間隔を制御している。ディレー制御部６０の構成
を説明すると、外部からテスト制御信号ＴＨが入力する
インバータ６１の出力がインバータ６２を介してナント
ゲート６３．６４に入力している。ナントゲート６３．
６４には、さらにテスト制御部７０の出力するテスト信
号Ｔ２、Ｔ１がそれぞれ入力している。さらに、ナント
ゲート６５にラッチパルス発生部５０の出力するパルス
信号ＣＫ２２、前記ナントゲート６３の出力が入力して
おり、ナントゲート６５からクロック信号φ２がインバ
ータ８７に出力されている。また、ナントゲート６６に
ラッチパルス発生部５０の出力するパルス信号ＣＫ２３
及び前記ナントゲート６４の出力が入力しており、ナン
トゲート６６からクロック信号φ３がインバータ８８に
出力されている。

次に、テスト制御部７０は、高耐圧出カバ、７フア４６
の出力を制御するゲート信号Ｇ、　、Ｇ、、Ｇｚ、Ｇａ
を生成する制御部であり、外部から入力するテスト制御
信号ＴＧ、Ｔｌ、Ｔ２を基に上記ゲート信号Ｇ＋　、Ｇ
ｚ　、Ｇ３　、Ｇ４を生成している。テスト制御部７０
の構成を説明すると、外部から入力するテスト制御信号
ＴＧがインバータ７１．７２を介してナントゲート７４
−１．７４−２．７４−３．７４−４に入力しており、
外部からテスト制御信号ＴＧを“ｌ”とすることにより
、ナントゲート７３−１．７３−２．７３−３．７３−
４の出力がナントゲート７４−１．７４−２．７４−３
．７４−４を通過しそれぞれレベルシフタ７５−１．７
５−２．７５−３．７５−４に入力する。レベルシフタ
７５−１．７５−２．７５−３．７５−４の回路構成は
前記レベルシフタ４５と同様であり第２図１ｄ）に示す
ようになっている。そして、Ｖｓｓ／ｖＩ、Ｉ、のロジ
ックレベルを、ＶＥＥ／　Ｖ　ｏｎのロジックレベルに
変換する。また、外部端子からテスト制御信号Ｔ１がイ
ンバータ７６に入力しており、インバータ７６の出力が
インバータ７７、ナントゲート７３−１．７３−３に入
力している。インバータ７７の出力は、ナントゲート７
３−２．７３−４及びディレー制御部６０にナントゲー
ト６４に入力している。さらに、外部端子からテスト制
御信号Ｔ２がインバータ７８に入力しており、インバー
タ７８の出力がナントゲート７３−１，７３−２及びイ
ンバータ７９に入力しており、インバータ７９の出力が
ナントゲート７３−３．７３−４及びディレー制御部６
０のナントゲート６３に入力している。また、外部端子
Ｄ１からビデオ信号がインバータ９１．９２を介しシフ
トレジスタ４１−２の入力端子Ｉに人力しており、外部
から入力するクロックパルスＣＫＩがインバータ９３．
９４を介してシフトレジスタ４１−１．４１−２の端子
φに入力している。

次に以上のように構成された駆動回路３０の動作を第３
図及び第４図のタイミングチャートを参照しなが説明す
る。

ビデオ信号は、第３図（ｆ）に示すように、同図（ｅ）
に示すクロックパルスＣＫＩの立上りに同期してシリア
ルに端子Ｄ１に入力され、且つそのクロックパルスＣＫ
Ｉの立下りに同期して同図（ｇｌに示すビデオ信号とし
て初段の回路４０のシフトレジスタ４１−２に取り込ま
れる。ビデオ信号のシフトレジスタ４１−２の取り込み
は、第３図（ａ）に示す書込み同期信号に同期して、同
図（Ｃ）に示す転送許可信号が“ｌ”の期間Ｔ２の間に
行われる。１ライン分のビデオ信号が取り込まれると、
第３図（１））に示すラッチパルスＣＫ２が入力される
。ラッチパルスＣＫ２は時間Ｔ、の間に複数入力され、
第３図（ｄ）に示すデータセレクト信号ＤＳＥＬにより
ラッチパルス発生部５０で３個のランチパルスＣＫ２１
、ＣＫ２２、ＣＫ２３に分離される。

即ち、第４図（Ｃ１に示すラッチパルスＣＫ２が入力さ
れると、同図（ａｌのデータセレクト信号ＤＳＥＬによ
りラッチパルス発生部５０の各フリップフ・ロソプ５１
−１．５１−２．５１−３から同図（ｄ）〜（ｆｌに示
すように、位相を順次シフトしたパルス信号ａ、ｂ、ｃ
が出力される。このパルス信号ａ、ｂＳｃはラッチパル
ス発生部５０の各ナントゲート５２−１．５２−２．５
２−３によって更にタイミングがシフトされ、これによ
り１ライン分のビデオ信号が取り込まれてから時間Ｔ、
後に、最初のラッチパルスＣＫ２１が出力される。従っ
て、第４図（ｇ）〜（１）に示すように、ランチパルス
発生部５０の各ナントゲート５２−１．５２−２．５２
−３から順次ラッチパルスＣＫ２１ＳＣＫ２２、ＣＫ２
３が出力される。

ここで、２時分割駆動を用いた液晶光シャッタ１８の構
成例を第５図（ａｌ、（ｂ）、（Ｃ）、＜ｄｉに示す。

同図において、前述した第１７図と同様に信号電極１０
１と共通電極１０２−１，１０２−２の交わる部分にマ
イクロシャッタ１０３が形成されている。また、２つの
共通電極１０２−１．１０２−２は、絶縁部１０４によ
り電気的に絶縁されている。一 液晶光シャッタ１８の構成においては、水平方向に隣接
するマイクロシャフタ１０３の間隔、すなわち画像の１
ドツト間隔ＤＯＰと副生走査方向りのマイクロシャッタ
１０３の配置間隔ＬＰの間に、 ＬＰ＝　（ｍ＋１／２）ｘＤＯＰ−・−（１−１）（ｍ
＝０．１．２．３、・・・の整数）の関係が満足されて
いなければならない。

第５図（ａ）、（ｂｌ、（Ｃ１は式（１−１）において
、それぞれｍ＝２．１．０とした場合の液晶光シャッタ
１８内のマイクロシャッタ１０３の配置を示す図である
。第５図からも明らかなように、副走査方向りでの最大
のアパーチャ幅ＷＡは、ＷＡとＬＰ＋ＤＯＰ ”＝　（ｍ＋１／２）ＸＤＯＰ＋ＤＯＰ−、（ｍ＋１．
５）　Ｘ　Ｄｏ　Ｐ　−−−−−（１−２）と表わすこ
とができる。

液晶光シャッタ１８の形成において、式（１−１）に示
すｍの値が大きい程、信号電極１０１、共通電極１０２
−１．１０２−２のパターニングが容易となるが、ｍの
値を大きくした場合、式（１−２）からも知れるように
最大アパーチャ幅ＷＡが大きくなり、静電潜像形成のた
めの光学系（レンズ）（第１６図に示す結像レンズ２０
等）として広角度のものが必要となってくる。

液晶光シャンク１８における信号電極１０１の引き出し
方法としては、片側引き出しと両側引き出しの２つの方
法があり、第５図（ａ）、（ｂ）、（ｃ）が片側引き出
し、第５図＋ｄ＋が両側引き出しの方法により信号電極
１０１を形成した例である。

片側引き出しにより信号電極を形成した場合、信号電極
引き出し間隔ｓｐと１ドツト間隔ＤＯＰとの間には ５Ｐ＝２ＸＤＯＰ　　・・−・−・・−・−・−・−・
・−（１−３）の関係が、 一方、両側引き出しにより信号電極を形成した場合には
、 ５Ｐ＝４ＸＤＯＰ　−・・・−−−一−・・・・・−・
　（１−４）の関係がある。

２時分割駆動により、液晶光シャッタ１８の各マイクロ
シャッタ１０３の開閉の制御を行う場合、副走査方向り
へのマイクロシャッタ１０３の配置間隔ＬＰの大きさに
応じて、ビデオ信号の偶数ビットの遅延時間の制御を行
う必要がある。

以下、本実施例による遅延時間の制御の方法を説明する
。

式（１−１）においてｍ＝２とした配置間隔ＬＰでマイ
クロシャッタ１０３の配置を行った第５図（ａｌに示す
液晶光シャッタ１８を駆動する場合にはシフトレジスタ
部４１−２から出力されるビデオ信号の偶数ピントをシ
フトレジスタ部４１−１から出力されるビデオ信号の奇
数ビットに対しディレ一部４２−１．４２−２を介し２
ビツト遅延させてデータラッチ部４３−２へ出力し、マ
イクロシャッタ１０３の開閉制御を行う。

本実施例においては、第５図（ａ）、（ｂ）、（Ｃ）に
示す、それぞれ式（１−１）におけるｍ＝２．１、Ｏの
配置間隔ＬＰでマイクロシャンク１０３を配置した液晶
光シャフタ１８のいずれの駆動も外部からの制御信号Ｔ
１、Ｔ２、ＴＨを制御することにより可能である。以下
、マイクロシャッタ１０３の配置間隔ＬＰに応じた本実
施例の液晶光シャッタの駆動方法を説明する。

（第５図（ａ）に示すｍ＝２の配置間隔ＬＰでマイクロ
シャッタ１０３が配置された液晶光シャッタを駆動する
場合） この時、ＴＨは“０”とする。すると、ナントゲート６
３．６４の出力が常に１”となり、ラッチパルスＣＫ２
２、ＣＫ２３がそれぞれナントゲート６５．６６を通過
してディレ一部４２−２．４２−１の端子石、石に入力
する。したがって、シフトレジスタ部４１−２から出力
されるビデオ信号の偶数ビットは、シフトレジスタ部４
１−１から出力されるビデオ信号の奇数ビットに対して
２ライン分送れてデータランチ部４３−２に入力する。

２時分割駆動においては、第３図に示す周期Ｔ、の前半
に奇数ビットの光書込みが、周期Ｔいの後半に偶数ビッ
トの光書込みが行われるので、感光体１へのビデオ信号
の偶数ビットの光書込みは、奇数ビットに対して２．５
ライン分遅延して行われる。この２．５ライン分の遅延
時間の間、感光体１は副走査方向りに、副走査方向りの
マイクロシャッタ配置間隔ＬＰの距離だけ移動し、ビデ
オ信号に対応した正しい光書込みがなされる。

（第５図（ｂｌ、（ｄｌに示すｍ＝１の配置間隔ＬＰで
マイクロシャッタ１０３が配置された液晶光シャッタ１
８を駆動する場合） この場合には、ＴＨを“１”とし、Ｔ１、Ｔ２の内のい
ずれか一方を“１”とする。ＴＩのみを“１”とした場
合、ナントゲート６４の出力が常に１０”となり、クロ
ックパルスＧＫ２３はナントゲート６６を通過できなく
なる。このため、ディレ一部４２−１の端子石には常に
“Ｏ″が入力し、ディレ一部４２−１の端子Ｉに入力す
るビデオ信号の偶数ビットデータは遅延することなくそ
のまま端子Ｘからディレ一部４２−２の端子Ｉに出力さ
れる。

同様に、ＴＨを１”とし、Ｔ１．ＴｚＯ内Ｔ２のみを“
１”とした場合、ディレ一部４２−２の遅延が無くなる
。

このように、ＴＨを“１”とし、Ｔ１、Ｔ２の内のいず
れか一方のみを“１”とすることにより、ビデオ信号の
奇数ビットに対しビデオ信号の偶数ビットを、１ライン
分遅延させてデータラッチ部４３−２に入力させること
ができる。そして、１．５ライン分の遅延時間に、感光
体１は、第５図（ｂｌ、（ｄｌに示すマイクロシャッタ
配置間隔ＬＰの距離だけ副走査方向りへ移動する。

（第５図（Ｃ）に示すｍ＝Ｑの配置間隔ＬＰでマイクロ
シャッタ１０３が配置された液晶光シャッタ１８を駆動
する場合） この場合には、ＴＨ，ＴＩ及びＴ２の全てを“１”とす
る。前述したように、ＴＨ＝Ｔ　Ｉ　＝Ｔ２′＝“１”
の場合、ディレ一部４２−１及びディレ一部４２−２に
よる遅延が無くなるので、ビデオ信号の偶数ビットは、
奇数ビットに対して０．５ライン分遅延して感光体１に
光書込みされる。

この０．５ライン分の遅延時間の間、感光体１は副走査
方向りべ第５図（Ｃ）に示す距離ＬＰだけ移動するので
、正しい光書込みがなされる。

以上説明した、液晶光シャッタ１８のマイクロシャッタ
１０３の配置間隔ＬＰに対応した制御信号Ｐ１、Ｔ２、
ＴＨによるディレー制御の方法を下の表１にまとめて示
す。

表１ （−二不定） このように本実施例によれば、式（１−１）において、
ｍ＝ｏ、１．２としたマイクロシャッタ１０３の配置間
隔ＬＰが異なる３種の液晶光シャッタ１，８の駆動を行
うことができる。

ところで、液晶プリンタの印字ヘッド当りの信号電極数
すなわち液晶光シャッタの駆動回路ＬＳＩの出力チャン
ネル総数は、印字する記録幅と記録密度により決定され
る。例えば、第５図に示す、デユーティＡの２分割駆動
による液晶光シャッタを用いて、記録幅Ａ４（あるいは
８〃インチ）、記録密度２４０Ｄ　Ｐ　Ｉ　　（Ｄｏｔ
　Ｐｅｒ　Ｉｎｃｈ）で印字する場合、液晶光シャッタ
の駆動ＬＳＩの出力チャンネル数は、記録幅が２１０＋
＋ｅあるいは２１６１であるから、約１０００本必要と
なる。また、Ａ３サイズの用紙に記録密度３０００ＰＩ
で印字する場合、出力チャンネル数は約１７００本捏度
必要となる。

ここで記録幅Ａ４、Ｂ４、Ａ３でそれぞれ２４０ＤＰＩ
、３００ＤＰＩの記録密度で印字する場合に必要となる
従来のＩＱＯピンで８０チヤンネルの駆動ＬＳＩ（不図
示）の使用個数を下の表２に示す。

（以下余白） 表２ 表２に示すように、記録幅Ｂ４、記録密度２４０　ＤＰ
Ｉで印字する場合、１６個の駆動ＬＳＩが必要であり、
記録幅Ａ３、記録密度３００ＤＰＩで印字する場合、２
２個の駆動ＬＳＩが必要となる。

この様に多数の駆動ＬＳＩを第５図（ａ）、（ｂｌ、ｔ
ｅｌに示す片側引き出しの信号電極１０１に接続するこ
とは実装上困難であり、第５図（ｄｌに示すように信号
電極１０１を両側へ引き出して駆動ＬＳＩに接続するよ
うにしていた。その場合は駆動ＬＳＩは表２の（）内に
示す数が必要となる。

また、信号電極１０１の本数を減少する方法として、デ
ユーティ比を増加しｍ時分割駆動にすれば、信号電極１
０１の本数は１八に減少するが、それに伴い共通電極１
０２−１．１０２−２の本数も増加し、その結果絶縁部
１０４の数も増加する。このため、絶縁部１０４からの
漏れ光が増加し、光のオン光！／オフ光量のＳＮ比が低
下し、さらにダイナミック駆動ではマイクロシャッタ１
０３の開口時の感光体１の受ける露光光量が１八に減少
し印字品質の劣化をもたらす。

このため、本発明ではデユーティ比をＡとし、第１図に
示すチャンネル数Ｎを従来よりも多くとり、駆動ＬＳＩ
の外部リード端子接続をＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍ
ａｔｅｄ　Ｂｏｎｄｉｎｇ）方式により行った。チャン
ネル数Ｎは、印字の記録幅及び記録密度により決定され
る。チャンネル数Ｎは−ライン当りの総ドツト数を基に
最適な数を設定することができるが、Ｎ＝２５６．１６
０とした場合の各記録幅、各記録密度における駆動ＬＳ
Ｉの使用数を下の表３に示す。

（以下余白） 表３に示すように、記録幅Ｂ４、記録密度２４０ＤＰＩ
で印字する場合、２５６チヤンネルの駆動ＬＳＩの使用
数は５個となり、表２で示した従来の８０チヤンネルの
駆動ＬＳＩを使用する場合に比べ使用数を１１個分減少
させることができる。

次に、第６図（ａｌは、ＴＡＢ方式により入出力電極が
外部リード端子に接続された駆動回路３０のＬＳＩチッ
プ１２２と第５図（ａ）、（ｂｌ、（Ｃ）に示すように
片側に引き出された液晶光シャッタ１８の信号電極１−
Ｏｆとの接続の様子を示す概略図であり、同図中）はそ
の断面図である。

まず、同図（ｂ）により説明すると、駆動ＬＳＩチップ
１２２がバンプ１２３により、ベースフィルム１１８上
に形成されたアウタリード１２１に接続されており、そ
のアウタリード１２１が信号基板１１６上に配設された
信号電極１１２とベースフィルム１１８の窓１１９の所
で接続されている。

次に、液晶光シャンク１８の構成を簡単に説明すると、
スペーサ１１７によりギャップが維持された共通基板１
１４と信号基板１１６の間に液晶混合物１２４が封入さ
れ、共通基板１１４には、前記信号電極１１２が同図（
ａ）に示すように形成されており、共通基板１１４には
共通電極１１１−１．１１１−２が形成されている。ま
た、偏光板１１３．１１５が、それぞれ共通基板１１４
、信号基板１１６上に設けられている。そして、第６図
（ａｌに示すようにマイクロシャッタ１１０が信号電極
１１２と共通電極１１１−１．１１１−２の交わる部分
に形成されている。

以上のようにＴＡＢ方式によりベースフィルム１１８上
に形成されたアウタリード１２１に駆動ＬＳＩチップを
バンプ１２３で接続されたアウタリード１２１と液晶光
シャッタ１８の信号電極１１２との接続方法について以
下に説明する。ここで、隣接する信号電極１１２の間隔
をｓｐ、アウタリード１２１のボンディング間隔（以下
、ＯＬＢ間隔と記す）をＦＰ、駆動ＬＳＩチップ１２２
の両端の端子にボンディングさたアウタリード１２１の
間隔を（以下、ＯＬＢ全幅と記す）をＦＬ、駆動ＬＳＩ
チップ１２２の実装されたベースフィルム１１８の全長
をＦＷ、隣接スるベースフィルム１１８との間の間隔を
ＦＴＰ、隣接するベースフィルム１１８間の最近接のア
ウタリード１２１の間隔をＦＴＰとして説明する。

さて、駆動ＬＳＩチップ１２２の出力チャンネル数をＮ
とした場合、ＦＬ＝　（Ｎ−１）ＸＦＰとなり、ＦＰ＝
ＳＰとすればＦＬ＝　（Ｎ−１）ＸＳＰとなる。

したがって、記録密度を３００ＤＰＩ、Ｎ＝２５６チヤ
ンネルしＳ　Ｐ　＝０．１６９２１１とするとＦＬよ４
３１１となる。また、記録密度を２４０ＤＰＩ、Ｎ＝２
５６チヤンネルとするとＦＬ＝５４ｍｍとなる。

このように、ＦＬが大きくなった場合、ＦＷはＦＬより
もさらに大きくなりＦＴＰがとれなくなるので一般的な
３５ｍｍのベースフィルムを用いて、ＴＡＢ方式により
駆動ＬＳＩチップ１２２を上述のように実装することは
不可能となる。

したがって、−ｉ的な３５龍のベースフィルムを方式に
より実装しようとするためには、ＦＰ＜ＳＰとして、Ｆ
Ｌをできるだけ小さくする必要がある。

２５６チヤンネル駆動ＬＳＩチツプ１２２を液晶光シャ
ッタ１８の信号電極１１２に接続するように記録密度２
４０ＤＰ■、３００ＤＰＩで記録する印字ヘッドに使用
するＴＡＢ方式で実装するための各パラメータＦＬ、Ｆ
Ｗ、ＦＴＰの値を下の表４に示す。

表４　　　Ｎ　−２５６、Ｆ　Ｐ　＝０．１５ｍ■（単
位：ｌ璽） 表４に示すように、ＯＬＢ間隔ＦＰをＱ、１５ｍ１にす
る事により、ＦＷは、約４０．２５ｎ＋となり、有効幅
２５龍である３５１１幅のベースフィルム１１Ｂ上に駆
動ＬＳＩ：Ｊ−ツブ１２２を実装する事が可能となった
。

第７図に、ＴＡＢ方式により駆動ＬＳＩチップ１２２の
入出力端子をベースフィルム１１８上のアウタリード１
２１と接続した全体図を示す。同図において、端子１４
０ａに接続されたアウタリード１２１を介し第１図の右
端に示す外部入力信号ＴＧ、Ｔｌ、Ｔ２、ＰＴＩ、ＤＳ
ＥＬ、ＣＫ２、ＴＨ，ｓＤ　Ｉ、ＣＫ　１及び電源ＶＩ
ＩＤ％　ｖｓｓ、ＶＥＥが駆動ＬＳＩチップ１２２に入
力し、またり。が出力する。

また、一括接続端子１４０に、駆動ＬＳＩチップ１２２
のチャンネル出力Ｙ１〜ＹＮがアウタリード１２１を介
し、Ｙｉ、Ｙｉ。１、Ｙ、。２、Ｙ、。、が−組となっ
て入力している。

同図に示すようにアウタリード１２１ａからアウタリー
ド１２１ｂまでの幅ＷＡを狭くすることができ、有効幅
２５龍のベースフィルム１１８上にＴＡＢ方式で駆動Ｌ
ＳＩチップ１２２を実装することが可能となった。

また、４８０ＤＰＩ、６００ＤＰ１等の高記録密度で記
録する場合には、第５図（ｄ）に示すように信号電極を
両側へ引き出す方式をとり、液晶光シャッタ１８の両側
に第７図に示すＴＡＢ方式でアウタリード接続を行った
駆動ＬＳＩチップ１２２を複数個配置し、そのアウタリ
ード１２１を信号電極１１２に接続する。

このように、ＴＡＢ方式によりＦ　Ｐ　＝０．１５０で
ベースフィルム１１８上のアウタリード１２１とボンデ
ィングを行った駆動ＬＳＩチップ１２２を使用して各種
記録密度の液晶光シャッタを駆動することが可能となる
。

しかしながらＴＡＢ方式により実装した２５６チヤンネ
ルまたは１６０チヤンネルの駆動ＬＳＩのチャンネル出
力ＹＮを各チャンネル毎にＯＬＢ間隔Ｆ　Ｐ　＝０．１
５ｍｍのアウタリード１２１を介して治工具により正確
にチェックすることは非常に難しい。

以下、本発明の駆動ＬＳＩチップ１２２の各チャンネル
出力ＹＮのチェック方法を説明する。第８図（ａｌは、
第１図に示す高耐圧出力バッファ４６とゲート信号Ｇ１
、Ｇ２、Ｇ３、Ｇ４との接続関係をより詳しく示す図で
ある。各チャンネルの高耐圧出力バッファ４６には、図
面右側から左方向に順に４６−１．４６−２．４６−３
、・・・・・４６−Ｎの連番をつけて記す。高耐圧出力
バッファ４６−１．４６〜２．４６−３．４６−４．４
６−５、・・・・４６−Ｎには同図（ａｌに示すように
ゲート信号Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ１、・・・・Ｇ
４が入力する。また、高耐圧出力バッファ４６−ｘの詳
しい回路構成を、第２図（ｒ＞に示す。同図ｆｆ）より
知れるように、高耐圧出力バッフｙ４６−ｘは、ゲート
イ言号Ｇｙ（ｙ＝１．２．３．４）が“Ｈ”の時にハイ
イピーダンス（以下、Ｚと記す）状態となる。また、Ｇ
ｙが“Ｌ”の時には、ｙＸ入力が、そのままチャンネル
出力ＹＸとなって高耐圧出力バッファ４６−ｘから出力
される。本発明においては、ＴＡＢ方式により駆動ＬＳ
Ｉチップ１２２の入出力端子とベースフィルム１１８上
のアウタリード１２１をボンディングした後、（チャン
ネル出力ＹいＹ２、Ｙ３、Ｙ４）、（チャンネル出力Ｙ
６、Ｙ６、Ｙｌ、ｙａ）、（チャンネル出力Ｙ、、Ｙ　
ｉ　（ｌ　Ｉ、Ｙ、。２、Ｙｉ。３）、・・・・・　（
チャンネル出力ＹＮ−，、Ｙ、ｌ−ｚ、ＹＮ−いＹＮ）
を出力するアウタリード１２１をそれぞれ（）内のチャ
ンネル出力を４本１組として短絡させ、第９図に示すよ
うに一括接続端子１４０に接続する。そして、チャンネ
ル出力Ｙｉ〜Ｙ＋、ｚ　（ｉ＝１．５，９．　　・・・
Ｎ−３）の出力チェックは、各一括接続端子１４０にＩ
Ｃテスタ（不図示）のプローブ針１４１を接触させて行
う。

そして、チェックの結果、チャンネル出力Ｙ。

〜Ｙ８．３が全て正常であり駆動ＬＳＩチップが良品で
あると判明すれば全ての一括接続端子１４０を第７図に
示す切断位置Ａ−Ａ　′で切り去り、第６図（ｂｌに示
すように窓１１９の位置で液晶光シャッタ１８の所定の
信号電極１１２にアウタリード１２１を半田付けにより
接続する。また、入力端子側は切断位置Ｂ−Ｂ′でベー
スフィルム１１８を切断する。

本実施例では、外部からテスト制御信号ＴＧ及び制御信
号Ｔ１、Ｔ２を制御することによりゲート信号Ｇ１、Ｇ
２、Ｇ３、Ｇ４の出力を制御し、一括接′４１ｔ端子１
４０に入力する高耐圧出カバソファ４６のチャンネル出
力をＹ８、Ｙ、。１、Ｙ２，２、Ｙ、や、（ｉ＝１．５
．９．・・・・、　Ｎ−３）の内のいずれか１つに制限
することによりチャンネル出力のＹ８〜Ｙ、＋３のチェ
ックを行っている。

第８図（ｂｌに、テスト制御信号ＴＧ、制御信号Ｔ１、
Ｔ２の制御によるゲート信号Ｇ１、Ｇ２、Ｇゴ、σ］の
出力変化及びゲート信号Ｇ１、Ｇ２、電、σゴの出力レ
ベルの組み合せによる高耐圧出カバソファ４６−Ｘ　（
Ｘ＝１．２、・・・、Ｎ）の出力状態を示す。同図（ｂ
）に示すように、ＴＯ＝“１”としＴＩ、Ｔ２を制御す
ることにより、チャンネル出力Ｙｉ、Ｙ、。１、Ｙ、。

２、Ｙ１＋３を短絡させ一括接続端子１４０に一括接続
した場合でも各チャンネル出力毎のチェックを行うこと
ができる。

例えば、ＴＧ＝“１３かつＴ１＝７２＝“０”とするこ
とにより、ゲート信号Ｇ１のみが“Ｌ”となりチャンネ
ル出力Ｙ、のチェックを行うことができる。同様に、Ｔ
Ｇ＝７１　＝“１”かつＴ２＝“０”とすることにより
、チャンネル出力Ｙ　ｉ　＋　１のチェックが、ＴＧ＝
Ｔ　２　＝“１″かつＴ、１＝“０”とすることにより
チャンネル出力Ｙ　４　＊　ｚのチェックが、ＴＧ＝７
１　＝Ｔ　２　＝“１″とすることによりチャンネル出
力Ｙ、＋、のチェックを行うことができる。

第１０図に、チャンネル出力Ｙ１、Ｙ、。いＹｌ、２、
Ｙ、や、の出力をチェックする方法をテスト１ａｓ２ａ
’ｈ　　・・・７ａ、８ａとして示す。同図において「
−」は、ｄｏｎ’ｔ　ｃａｒｅを示す。高耐圧出力バノ
ファ４６−１の回路構成が第２図（ｆｌに示すようであ
る時、高耐圧出力バッファ４６−１〜４６−ｉ＋３の出
力Ｙ、〜Ｙ、。、は第１０図（ｂ）に示すｙｉ〜ｙ、や
３ようになる。

第１０図から知れるように、テストｌａ、２ａによりチ
ャンネル出力Ｙ４のＬ”とＨ″の出力を、テスト３ａ、
４ａによりチャンネル出力Ｙ　６　＋　１のＬ”とＨ”
の出力をチェックすることができる。゛ 以下、同様にテスト５ａ、６ａによりチャンネル出力Ｙ
　ｉ　＋　２の”Ｌ”と“Ｈ″の出力を、テスト７ａ、
８ａによりチャンネル出力Ｙ、。３の“Ｌ”と“・Ｈ”
の出力をチェックすることができる。

次に、第１図及び第１１図、第１２図を参照しながら、
第１図の高耐圧出力バッファ４６の回路構成を第２図ｉ
ｆ）に示すようにした場合の、一括接続端子１４０を介
した各チャンネル出力Ｙ、のチェック方法を説明する。

まず、外部より制御信号ＴＨを“０”とし、ディレ一部
４２−１．４２−２を有効とする。

次に第１２図のタイミングチャートに示すように、ＰＴ
１＝ＰＴ２＝“０”として、電源を投入する。そして、
ＴＧ＝ＯとしてＴＩ＝７２＝”１″とすると、テスト制
御部７０からゲート信号口＝Ｇ２＝Ｇ３＝″Ｈ″、Ｇ４
＝″Ｌ″がそれぞれ高耐圧出カバソファ４６−１．４６
ｉ＋１．４６−１＋２．４６−ｉ＋３に加わる。このた
め、第８図（ｂ）に示すように高耐圧出カバソファ４６
−１．４６−１＋１．４６−ｉ＋２の出力Ｙｉ、Ｙｔ＋
＋、Ｙ８．２がハイインピーダンスとなり高耐圧出カバ
ソファ４６−ｉ＋３の出力Ｙ、。、のみが有効となる。

次に外部端子Ｄ１から第１１図の手順ＩＣに示すように
、全て＠０″の８ビットデータＤ、〜Ｄ８を、Ｄ、から
順にｍブロック分シリアルに入力する。（ここで、ｍは
駆動ＬＳＩ３０のチャンネル数をＮとした場合、Ｎ＝４
ｍを満足する整数である）。データＤいＤ２はチャンネ
ル出力Ｙ。

の回路４０のシフトレジスタ部４ｔ−ｉ、４１−２に、
データＤ３、Ｄ４はチャンネル出力Ｙ、。１の回路４０
のシフトレジスタ部４１−１．４１−２に、データＤ５
、Ｄ６はチャンネル出力￥１．２の回路４０のシフトレ
ジスタ部４１−１．４１−２に、データＤ１、ＤＩｌは
チャンネル出力Ｙ　ｉ　＋　３の回路４０のシフトレジ
スタ部４１−１．４１−２にそれぞれ入力する。

また、チャンネル出力Ｙ、の回路４０のデータラッチ部
４３−１．４３−２の出力をり９、Ｌ２、チャンネル出
力Ｙ、＋１の回路４０のデータラッチ部４３−１．４３
−２の出力をＬ３、しいチャンネル出力Ｙ１．２の回路
４０のデータラッチ部４３−１，４３−２の出力をり３
、Ｌ６チヤンネル出力Ｙ、９．の回路４０のデータラッ
チ部４３−１．４３−２の出力をり１、Ｌ、とじて以下
説明を行う。

第４図のタイミングチャートに示すようにランチパルス
ＣＫ２を入力することによりラッチパルス発生部５０か
らまずデータラッチ部４３−１．４３−２にランチパル
スＣＫ２１を加え、さらにディレ一部４２−２．４２−
１に順次ラッチパルスＣＫ２２、ＣＫ２３を加える。こ
の手順１ｃの結果、第１１図に示すように、ラッチ出力
りいＬ３、Ｌ６、Ｌ、が“Ｏ”となる。

次の手順２Ｃにおいては、外部端子Ｄ１から第１１図に
示すようにデータＤ＋〜Ｄ　ｓ　＝″０１０１０１０１
”をｍブロック分入力し、手順ＩＣと同様に第４図のタ
イングチヤードに示すようにラッチパルスＣＫ２を入力
する。この時、ディレ一部４２−１の出力がディレ一部
４２−２に入力する。次の手順３Ｃでは、ラッチパルス
ＣＫ２のみ入力する。この時、データラッチ部４３−２
に加わるラッチパルスＣＫ２１により手順ＩＣのデータ
Ｄ２、Ｄ４、Ｄ６．Ｄ８がディレ一部４２−２からデー
タラッチ部４３−２に入力する。この結果、ラッチ出力
Ｌ１〜Ｌ、は第１１図に示すように全て“Ｏ”となる。

次に、第１２図のタイミングチャートに示すように、Ｔ
Ｇを“１”に変化させると、ＴＩ＝７２＝“ｌ”である
から、第８図（ｂ）に示すようにＧ４のみが“Ｌ”とな
り、チャンネル出力Ｙ　（＋　３のみが有効となる。

次にＰＴ１＝ＰＴ２を“ｌ”にするとＤＳＥＬ“Ｏ”で
あるからランチ出力Ｌ１、Ｌ３、Ｌ５、Ｌ７がそれぞれ
のデータセレクタ変調部４４により選択され、レベルシ
フタ４５を介して高耐圧出カバソファ４６に入力するが
、ｄｌのみ力びＬ”であるので、ラッチ出力し７のみが
高耐圧出カバソファ４６を通過し、一括接続端子１４０
に加わる。この時の出力レベルを第１２図に示すＳＴＢ
の７ａの前半のパルス期間に一括接続端子１４０からプ
ローブ針１４１を介して入力しチェックすることにより
、ラッチ出力し、の出力チェソクー（“０”）すなわち
チャンネル出力Ｙ８゜、が“Ｌ”であるかチェックする
ことができる。尚、第１２図でＮＧは、不正出力レベル
（Ｎｏ　Ｇｏｏｄ）を示す。

次に、第１２図のタイミングチャートに示すようにＤＳ
ＥＬを“０”から＠１”に変化させると、ラッチ出力し
８のみがデータセレクタ変調部４４により選択され、レ
ベルシフタ４５、高耐圧出カバソファ４６−ｉ＋３を介
して一括接続端子１４０に入力する。この時のラッチ出
力し８の出力チェック（“０”）は、第１２図に示すＳ
ＴＢの７ａの後半のパルス期間にチャンネル出力Ｙ１゜
が“Ｌ”であるかどうかにより行う。

以下、第８図中）に示すように、Ｔ１ａＴ２を制御する
ことにより、順次ゲート信号Ｇ３、Ｇ２、Ｇ１をＬ”と
する。そして、順次高耐圧出力４６−ｉ＋２．４６−ｉ
＋１．４６−１の出力を有効とし、他の高耐圧出カバソ
ファの出力をハイインピーダンス（Ｚ）とすることによ
り、第１０図に示すテスト５ａｓ　３ａ”、ｌａを第１
２図に示すＳＴＢの５　ａ、　３　ａ、　ｌ、−ａのパ
ルス期間に行う（チャンネル出力Ｙ、４２、Ｙｉ＋１Ｓ
Ｙｉの“Ｌ”のチェック）。

テスト１ａｓ　５ａｓ　３ａ、ｌａが終了すると、ＰＴ
ＩＳＰＴ２及びＴＧを“０”とする。ＴＧ＝“０”とす
ることにより、高耐圧出力４６−ｉ。

４６−ｉ＋１．４５−ｉ＋２．４６−４＋３が全て有効
となる。そして、ＰＴ１＝ＰＴ２＝“０”とすることに
より高耐圧出力バッファ４６−１．４６−ｉ＋１，４６
−ｉ＋２．４６−４＋３の出力が全て”Ｌ”となり、そ
の結果チャンネル出力Ｙ、　、Ｙえ。Ｉ　、Ｙえ＋Ｚ　
、Ｙｉ＋３　も全て“Ｌ”となる。このようにして、チ
ャンネル出力Ｙ、、Ｙ８．いＹｉ＋２、Ｙ４＋３を全て
“Ｌ”にリセットした後、ＴＧを１″にし、さらにＴＩ
及びＴ２を１″とすることにより口のみを“Ｌ”とする
。そして、チャンネル出力Ｙ、。３のみを有効とした後
、ＰＴＩ及びＰＴ２を“１″とする。また、ＤＳＥＬは
“０″とする。

そして、次に第１１図の手順４Ｃに示すように、外部端
子Ｄ１より“０”を入力すると、クロック信号ＣＫＩの
立ち下がりに同期して、シフトレジスタ部４１−１．４
１−２のデータＤ１〜Ｄ８が１ビツトシフトし、データ
Ｄ１〜Ｄ、＝“１０１０１０１０”となる。そして、第
４図に示すタイミングでラッチパルスＣＫ２を入力させ
、ラッチパルスＣＫ２１、ＣＫ２２、ＣＫ２３を順次発
生させる。ランチパルスＣＫ２１により、ディレ一部４
２−２にラッチされていた、第１１図の手順２Ｃに示す
データＤ２、Ｄ４、Ｄ６、Ｄ８がデータランチ部４３−
２にラッチされるので、ラッチ出力Ｌ１〜Ｌ８が全て“
１”となる。

次にテスト７ａ、５ａ、３ａ、ｌａを行った時と同様に
して、ＴＧ−“１”とした後Ｔ１、Ｔ２、Ｄ　Ｓ　、Ｅ
　Ｌの制？１１を行い、第１２図に示すＳＴＢの８ａ、
６ａ、４ａ、２ａのパルス期間に、順次チャンネル出力
Ｙ１．３、Ｙ、や２、Ｙｌや１、Ｙ、の出力レベル（“
Ｈ″）のチェックを行う（テスト８　ａ　’−。

５ａ、４ａ、２ａ）。

以上のようにして、テスト１ａ〜８ａが全て終了し、良
品であった駆動ＬＳＩチップ１２２が実装されたベース
フィルムｌ１８は第７図に一点鎖線で示す切断位置Ａ−
Ａ　′及びＢ−Ｂ　”で切断する。切断位置Ａ−Ａ　’
でベースフィルム１１８を切断することにより、チャン
ネル出力Ｙ８、Ｙ、＋いＹ、。２、Ｙ　ｉ　４３の出力
線である４本のアウタリード１２１が一括接続された一
括接続端子１４０が切り離され、駆動ＬＳＩチップ１２
２０チヤンネル出力Ｙ　ｉｓ　Ｙｉ＊ｌ５Ｙｉや２、Ｙ
ｌや。の各端子（バンド）に接続されたアウタリード１
２１から、チャンネル出力Ｙ８、Ｙ　ｉ　＋いＹ　（＋
　ｚ、Ｙ、。３を個別に入力することが可能となる。

次に、このチャンネル出力Ｙｊ（ｊ＝１〜Ｎ）のアウタ
リード１２１を、液晶光シャッタ１８の所定の信号電極
１１２に接続する。

アウタリード１２１と信号電極１１２との接続は、第６
図（ｂｌに示すように窓１１９の位置で半田付けにより
行う。

次に、第１図の高耐圧出カバソファ４６を、第２図（ｈ
）に示す回路構成とした場合に、前述と同様第７図に示
すようにチャンネル出力Ｙ、〜Ｙ８．３のアウタリード
１２１を一括接続端子１４０に一括接続した時のチェッ
ク方法を第１３図及び第１４図を参照しながら説明する
。

まず、第２図ｆｆ）に示す高耐圧出力バッファ４６の時
と同様にＰＴｌ＝ＰＴ２＝“０”とした後、ＴＧ＝Ｏと
し、チャンネル出力Ｙ　、　〜Ｙ　、、３を”Ｌ″にリ
セットする。次に、第１３図の手順ｌｂに示すように、
端子り、よりり、〜Ｄ　、　＝　”　００００００００
”をｍブロック分、第３図に示すタイミングで入力し、
第４図に示すタイミングでラッチパルスＣＫ２を入力し
ラッチパルスＣＫ２１、ＣＫ２２、ＣＫ２３を発生させ
る。このことにより、ディレ一部４２−１にデータＤ２
、Ｄ４、Ｄ５、Ｄ８がデータラッチ部４３−１にＤｌ、
Ｄ３、Ｄ３、Ｄ、が入力する。

したがって、ラッチ出力し１〜Ｌ、は、第１３図の手ｌ
１ｌｌ′ｔ１ｂニ示すように“０ＸＯＸＯＸＯＸ″とな
る（×は不定を示す）。次に第１３図の手順２ｂでデー
タＤ、〜Ｄ８−“０００００００，１”を、手順１ｂと
同様のタイミングで入力する。この結果手順ｉｂのデー
タＤ２、Ｄ４．Ｄｂ、Ｄａがディレ一部４２−２に入力
する。

次に第１３図の手順３ｂで２ビツトのデータ“ＯＯ“を
入力し、第４図に示すタイミングでラッチパルスＣＫ２
を入力する。このことにより、ランチパルスＣＫ２１の
立ち下がりで、データランチ部４３−２に手順１ｂのデ
ータＤ２、Ｄ４、Ｄ６、Ｄ８（０，０，０，０）が入力
するので、ラッチ出力Ｌ１〜Ｌ、ｉ＝″ｏｏｏｏｏｏｏ
ｏ”となる。

次にＴＧさらにＰＴＩ及びＰＴ２をＯ″から１”に変化
させる。そして、ＴＩ、Ｔ２の出力を第８図（ｂ）に示
すように変化させることによりゲート信号Ｇ４、Ｇ３、
Ｇ２、Ｇ１を順次“Ｌ″とし、第１０図に示すテスト７
ａ、５ａ、３ａｘ１ａを第１４図のＳＴＢに示すパルス
７ａ、５ａ。

３ａ、１ａのタイミングで行う。また、テスト７ａ、５
ａ、３ａ、ｌａにおいて、テストの前半にＤＳＥＬ＝“
０”、後半にＤＳＥＬ−“１″とすることにより、テス
ト７ａ、５ａ、３ａ、ｌａの前半に、ラッチ出力Ｌ１、
Ｌｌ、Ｌ８、Ｌｌによるチャンネル出力Ｙ　ｉ　＋　３
、Ｙ８゜２、Ｙ、やいＹ、の“Ｌ″のチェックを、テス
ト７ａ、５ａ、３ａ、１ａの後半に、ランチ出力Ｌ８、
Ｌ８、Ｌ４、Ｌ２によるチャンネル出力Ｙ８．３、Ｙ　
１　＊　ｚ、Ｙ、。いＹ、のＬ″のチェックを行う。

以上のようにして、テスト７ａ、５ａ、３ａ、１ａが終
了した後、ＰＴ１＝ＰＴ２−“ｏ″、ＴＧ＝”０″とし
て、チャンネル出力ｙ　、　、　ｙ　、、。

を“Ｌ″にリセットする。

次に、第１３図の手順４ｂに示すようにデータＤ　、　
−Ｄ　ａ　＝　”　０００１００１０”をｍブ０７り分
入力し、ラッチパルスＣＫ２を入力すると手順１ｂのデ
ータＤ、（１″）がラッチパルスＣＫ２１によりデータ
ランチ部４３−２に入力するので、ランチ出力Ｌ１〜Ｌ
８は”　００００００１１″となる。ここで、ＴＧ、Ｔ
、、Ｔ、を“１”とし、さらにＰＴＩおよびＰＴ２を“
１”とすると、ゲート信号Ｇ４のみが“Ｌ”となり、他
のＧ３、Ｇ２、Ｇ１が全て“Ｉ］”となるので、チャン
ネル出力Ｙ　ｉ　＋　３のみが有効となる。

何故ならば、第２図（ｈ）の回路構成から知れるように
、Ｌ、〜Ｌ６は全て“Ｏ“なので、チャンネル出力Ｙ８
，２、Ｙ８．いＹｌの高耐圧出カバソファ４６の入力Ｉ
は“Ｌ″である。またゲート人力Ｇも“Ｈ”であるから
、チャンネル出力Ｙ１＋２、Ｙ、。いＹ、の高耐圧出力
バッファ４６の出力ＸはＺ（ハイインピーダンス）とな
るからである。また、ゲート人力Ｇが“Ｈ”であっても
、入力Ｉが“Ｈ”であれば、出力Ｘが“Ｈ”となるので
、第２図（ｈ）の回路構成の高耐圧出力バッファ４６を
用いた場合の一括接続時の出力チェックは、チェックす
るチ中ンネル出力Ｙ、以外の高耐圧出カバソファ４６の
入力Ｉ　（ラッチ出力し１〜Ｌ８と同一）はＬ″として
行わねばならない。したがって、第１３図の手順４ｂに
示すようにランチ出力し１〜Ｌ８を“００００００１１
”として、ゲート信号Ｇ４のみを“Ｌ″として、第１θ
図に示すテスト８ａを行う。また、第１４図に示すＳＴ
Ｂの８ａの前半のパルス期間でＤＳＥＬを“０″とする
ことによりラッチ出力Ｌ？が、第１４図に示すＳＴＢの
８ａの後半のパルス期間でＤＳＥＬを“１”とすること
によりラッチ出力Ｌｌｌが、“ｌ”であるがどうかチャ
ンネル出力Ｙｉ＋３が“Ｈ”であるかによりチェ７りす
る。テス１−８３が終了した後、ＰＴＩ、ＰＴ２及びＴ
Ｇを“Ｏ″としてチャンネル出力Ｙｊ（ｊ−１〜ＩＮ）
を全て“Ｌ”にリセットする。

次に、第１３図の手順５ｂに示すように、２ピントのデ
ータ“００”を入力端子り、から入力させデータＤ＋＝
Ｄｅを“０１００１０００”とし、第４図に示すタイミ
ングでランチパルスＣＫ２を入力し、ラッチパルスＧＫ
２１、ＣＫ２２、ＣＫ２３を発注させる。するとラッチ
パルスＧＫ２１の立ち下りにより、手順３ｂのデータＤ
３　　（”１”）がデータラッチ部４３〜２に入力する
。したがって、ラッチ出力り、〜Ｌ、は００００１１０
０″となるので、Ｔ１＝０、Ｔ２＝１としてゲート信号
丁７のみを“Ｌ”とすることにより、第１０図のテスト
ロａを行う。テス）６ａの終了後も、Ｔ１、ＰＴ２及び
ＴＧを“０″としてチャンネル出力ＹＪ　（Ｊ＝１〜Ｉ
Ｎ）を“Ｌ”にリセットする。

さらに、第８図の手順６ｂで端子Ｄ１から２ビツトのデ
ータ“０”、“１”を入力した後、ラッチパルスＣＫ２
を入力する。この結果、ランチパルス　ＣＫ２１により
手順４ｂのデータＤ４（“１”）がデータラッチ部４３
−２に入力するので、ランチ出力し、〜Ｌ８は、”　０
０１１００００”となる。ここで、Ｔ１＝“１″、Ｔ２
＝“０”とすることにより、ゲート信号Ｇ２のみを”Ｌ
″とし、第１０図に示すテス１−４８を行いチャンネル
出力Ｙ、。１の“Ｈ″レベルチェックを行う。テスト４
ａの終了後、ＰＴＩ、ＰＴ２及びＴＧを０″とし、チャ
ンネル出力Ｙ、　（ｊ−１−Ｎ）を“Ｌ”にリセットし
、第１３図の手順７ｂに示すように２ビツトのデータ“
Ｏ”、′０”を入力する。そして（クロックパルスＣＫ
“２を入力すると、ラッチパルスＣＫ２１の立ち下りに
より手順５ｂのデータＤ２　　（“１”）がデータラッ
チ部４３−２に人力する。このため、ラッチ出力し１〜
Ｌ８は“１１００００００”となるので、Ｔ１及びＴ２
を“０”としてゲート信号ＧｌのみをＬ”とする。そし
て第９図に示すＳＴＢの２ａの前半のパルス期間で第１
０図のテスト２ａを行い、ラッチＬ１の１″の出力チェ
ックを、ＳＴＢの２ａの後半のパルス期間でラッチＬ２
の“ｌ”の出力チェックをチャンネル出力Ｙｉの“Ｈ″
レベルチエツクより行なう。以上のようにして、高耐圧
出力バッファ４６の回路構成を第２図（ｈ）のようにし
ても第１０図に示すテス）ｌａ〜８ａの全てを一括接続
端子１４０を介し行なうことができる。

尚、高耐圧出カバソファ４６の回路構成を第２図（ｈ）
のようにした場合、第２図（ｆ）に示す回路構成とした
時よりも、ゲート数を減少できる利点がある。

また、高耐圧出カバソファ４６及びレベルシフタ４５の
回路構成は、第２図（ｅ）に示すレベルシフタ４６ａと
、第２図（ｇ）に示す高耐圧出カバソファ４６ａにより
第２図（１）に示す回路構成とすることも可能である。

このように、本実施例では液晶光シャッタの信号電極の
配置間隔ＳＰに対しＴＡＢ方式により外部リード端子接
続を行う駆動ＬＳＩチップのアウタリード間隔ＦＰを、
ＳＰ＞ＦＰとすることにより、記録密度の異なる液晶光
シャフタ（ＬＣ３）パネルに対しても、同一のアウタリ
ード間隔ＦＰでＴＡＢ方式によりアウタリード接続を行
った駆動ＬＳＩを使用することが可能である。

また、ＦＰは０．１ｍｍ≦ＦＰ≦０．２５ｍのように非
常に狭くしても、一括接続端子を介すことにより駆動Ｌ
ＳＩチップの出力チェックが可能となった。

さらに、４８０Ｄ　Ｐ　Ｉ　、　　６００Ｄ　Ｐ　Ｉの
高記録密度の液晶光シャッタ（ＬＳＩ）パネルに対して
は第５図（ｄ）に示すように、信号電極を両側に引き出
すようにすることにより２４０Ｄ　Ｐ　Ｉ　、　　３０
０−Ｄ　Ｐ　Ｉで使用するのと同一のアウタリード間隔
でＴＡＢ方式によりアウタリードボンディングを行った
駆動ＬＳＩチップを使用することができる。

また、本実施例では、２デユーテイの２時分割駆動の液
晶光シャッタの駆動例を示したが、一般に１八デユーテ
イでのｎ時分割駆動の液晶光シャッタのマイクロシャッ
タ配置間隔ＬＰは、ＬＰ＝　（ｍ＋ｆ／ｎ）＋ＤＯＰ　
　−−−−−−−（１，５）ｍ＝０．１，２．３　　・
・・・ １＝１．２．３．４　　・・・・ ｎ＝時分割数 １＜ｎ となる。したがって、式（１，５）を満足する配置間隔
でマイクロシャッタが配置された液晶光シャッタに対し
ても、上記ｍに対応するｍラインのディレー制御を行う
ようにディレ一部の回路構成を変更することにより、本
発明の液晶光シャッタの駆動回路により見掛上、１ライ
ンに正しいドツトデータを書込むことができる。

〔発明の効果〕

以上、詳細に説明したように本発明によれば、液晶光シ
ャッタの駆動ＬＳＩチップをＴＡＢ方式によりアウタリ
ードボンディングし、その駆動しＳｌチップからのアウ
タリードを複数本毎に、所定のテスト用端子に一括接続
するようにしたので以下のような効果が得られる。

ａ、上記テスト用端子に一括接続されたアウタリード出
力の一本のみを有効とするように、入力側アウタリード
を介し外部制御できるので、出力側アウタリード間隔を
テスト治具がチェックできない程非常に狭くしても、テ
スト用接続端子の大きさを充分にとることにより、テス
ト治具により容易に駆動ＬＳＩチップの動作チェックを
行うことができる。また、その結果駆動ＬＳＩチップの
多ビン化が可能となる。

【図面の簡単な説明】

第１図は、本発明の一実施例の回路構成図、第２図（ａ
ｌ〜（ｉｌは、上記実施例で使用する主要回路の回路構
成図、 第３図及び第４図は、第１図の実施例の動作を説明する
タイミングチャート、 第５図（ａｌ〜ｆｄｌは、２時分割駆動の液晶光シャッ
タの構成図、 第６図（ａ）、ｌｂ）は、ＴＡＢ方式によりリード端子
接続を行った駆動ＬＳＩチップのアウタリードと液晶光
シャッタの信号電極との接続方法を示す図、第７図は、
ＴＡＢ方式によりリード端子接続を行った駆動ＬＳＩチ
ップのアウタリードの一括接続の様子を示す図、 第８図（ａｌは、高耐圧出カバソファとゲート信号Ｇ１
−Ｇ４の接続方法を示す図、 第８図ｆｂ）は、上記高耐圧出カバソファの制御方法を
示す図、 第９図はアウタリードの一括接続の方法を示す図、 第１０図は、チャンネル出力Ｙ、〜Ｙ　Ｈ＋　３のチェ
ック方法を示す図、 第１１図は、高耐圧出カバソファの回路構成を第２図（
ｆｌのようにした場合の駆動ＬＳＩチップのチャンネル
出力チェックのテスト手順を示す図、第１２図は、第１
１図に示す手順ＩＣ〜４Ｃの動作を説明するタイミング
チャート、 第１３図は、高耐圧出カバソファの回路構成を第２図ｆ
ｈ）に示すようにした場合の駆動ＬＳＩチップのチャン
ネル出力チェックのテストの手順を示す図、 第１４図は、第１３図に示す手順１ｂ〜７ｂの動作を説
明するタイミングチャート、 第１５図は、本発明に係る記録装置の概略構成図、 第１６図は、印字ヘッドの断面図、 第１７図は、液晶光シャッタの平面図である。 ４１−１．４１−２・・・シフトレジスタ部、４２−１
．４２−２・・・ディレ一部、４３−１．４３−２・・
・データラッチ部、４４・・・データセレクタ変調部、 ４５・・・レベルシフタ、 ４６・・・高耐圧出カバソファ、 ５０・・・ランチパルス発生部、 ６０・・・ディレー制御部、 ７０・・・テスト制御部、 １１８・・・ベースフィルム、 １１９・・・窓、 １２１・・・アウタリード、 １２２・・・駆動ＬＳＩチップ、 １２３・・・バンプ、 １４０・・・一括接続端子。 特　許　出　願　人　　カシオ電子工業株式会社同　　
　　　上　　カシオ計算機株式会社Ｃｆ） 第２図 ー−〉−ヌ

Claims (1)

1. 【特許請求の範囲】 ２枚のガラス基板間に液晶物質を封入し、片方のガラス
   基板に複数の走査電極を設け、他方のガラス基板に複数
   の信号電極を設け、両電極の交差部に形成される複数の
   シャッタを駆動する液晶光シャッタの駆動回路において
   、 前記駆動回路は、前記シャッタを開閉する開閉データを
   シリアルに入力し、パラレルに出力するシフトレジスタ
   と、 該シフトレジスタの一部の出力データを遅延させる遅延
   手段と、該遅延手段の出力を格納する格納手段と、該格
   納手段の出力を入力するバッファとを有するＬＳＩチッ
   プをフィルム上の外部リード端子に接続して成り、前記
   バッファの出力は前記外部リード端子によりチップ外に
   取り出され、前記外部リード端子は複数本が少なくとも
   １つのテスト用端子に接続されていることを特徴とする
   液晶光シャッタの駆動回路。