JPS63254746A - 配線形成方法 - Google Patents
配線形成方法Info
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- JPS63254746A JPS63254746A JP8900287A JP8900287A JPS63254746A JP S63254746 A JPS63254746 A JP S63254746A JP 8900287 A JP8900287 A JP 8900287A JP 8900287 A JP8900287 A JP 8900287A JP S63254746 A JPS63254746 A JP S63254746A
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- Japan
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- forming
- layer
- film
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
本発明は、配線形成方法に関する。本発明は例えば、半
導体装置などの電子部品を形成する場合等において、多
層配線などを形成する手段として利用することができる
。
導体装置などの電子部品を形成する場合等において、多
層配線などを形成する手段として利用することができる
。
本発明は、段差部を有する絶縁膜上に配線を形成する方
法において、該絶縁膜上に第1の導電層を形成する工程
と、上記第1の導電層上に平坦化膜を形成する工程と、
該平坦化膜と上記第1の導電層とを全面的にエツチング
し上記第1の導電層をほぼ平坦な表面にする工程と、上
記第1の導電層上に第2の導電層を形成する工程と、上
記第1の導電層と第2の導電層を同時に選択的にエツチ
ングできるパターンニング工程とを備える構成とするこ
とによって、上記段差にも拘らず、安定した平坦化を可
能として、被覆性の良好な信頼性の高い配線の形成を可
能ならしめたものである。
法において、該絶縁膜上に第1の導電層を形成する工程
と、上記第1の導電層上に平坦化膜を形成する工程と、
該平坦化膜と上記第1の導電層とを全面的にエツチング
し上記第1の導電層をほぼ平坦な表面にする工程と、上
記第1の導電層上に第2の導電層を形成する工程と、上
記第1の導電層と第2の導電層を同時に選択的にエツチ
ングできるパターンニング工程とを備える構成とするこ
とによって、上記段差にも拘らず、安定した平坦化を可
能として、被覆性の良好な信頼性の高い配線の形成を可
能ならしめたものである。
従来の配線方法、例えば従来のアルミニウム多層配線技
術にあっては、段差を有する絶縁膜上に配線を形成する
場合、平坦化が十分でなく、従って高集積化に限界があ
るという問題がある。例えば眉間絶縁膜にプラズマナイ
トライドなどを使ったとき、該絶縁膜に段差がある場合
、通常のエッチバンクでは滑らかにはなるが、平坦には
ならない。これからさらに高集積化を図るには、平坦化
が必要となる。
術にあっては、段差を有する絶縁膜上に配線を形成する
場合、平坦化が十分でなく、従って高集積化に限界があ
るという問題がある。例えば眉間絶縁膜にプラズマナイ
トライドなどを使ったとき、該絶縁膜に段差がある場合
、通常のエッチバンクでは滑らかにはなるが、平坦には
ならない。これからさらに高集積化を図るには、平坦化
が必要となる。
平坦化の方法としては、第3図に示すような従来技術が
知られている。
知られている。
これは、第3図(a)に示すように、基板上の5tOz
l上に形成された下層アルミニウム2にSiO*を被覆
し、更に眉間膜としての窒化シリコン(例えばプラズマ
シリコンナイトライドP−SiN)Il141を形成し
た場合、下層アルミニウム2を反映して段差ができるの
を平坦化するものであるが、この従来技術においてはレ
ジスト5を用い、レジストと510□とのエツチングレ
ートを等しくしてエツチングし、第3図(b)の如く平
坦にして、その後スルーホール31を形成し上層アルミ
ニウム配線7を成長して第3図(c)のように形成する
ものである(上記5iOzに代えてリンシリケートガラ
スPSGを用い、レジストとPSGとのエツチングレー
トを等しくするものでもよい。ルしかしこの方法におい
てはエッチバックガスとして用いるのはCHF3に02
を添加したものが好ましいが、このようにするとレジス
トのエツチングレートが0□の量に敏感で、Otの量に
より該エツチングレートが大きく変わり、コントロール
が難しい。
l上に形成された下層アルミニウム2にSiO*を被覆
し、更に眉間膜としての窒化シリコン(例えばプラズマ
シリコンナイトライドP−SiN)Il141を形成し
た場合、下層アルミニウム2を反映して段差ができるの
を平坦化するものであるが、この従来技術においてはレ
ジスト5を用い、レジストと510□とのエツチングレ
ートを等しくしてエツチングし、第3図(b)の如く平
坦にして、その後スルーホール31を形成し上層アルミ
ニウム配線7を成長して第3図(c)のように形成する
ものである(上記5iOzに代えてリンシリケートガラ
スPSGを用い、レジストとPSGとのエツチングレー
トを等しくするものでもよい。ルしかしこの方法におい
てはエッチバックガスとして用いるのはCHF3に02
を添加したものが好ましいが、このようにするとレジス
トのエツチングレートが0□の量に敏感で、Otの量に
より該エツチングレートが大きく変わり、コントロール
が難しい。
上記のように従来技術にあっては、使用するエツチング
ガスの組成によりエツチングレートが敏感に変化するの
で、そのコントロールが難しいという問題がある。多少
ガス比が変わってもエツチングレートがそれほど変わら
ないようなエッチバックで゛ないと、安定な平坦化は難
しく、大量生産には向かない。例えばエッチバックの時
にオーバーエッチをかけると、従来技術では層間膜が薄
くなって、配線キャパシタンスが増えたり、上下層アル
ミニウム間の短絡のおそれなどがある。よってこのよう
な問題を解決した配線形成方法の開発が望まれている。
ガスの組成によりエツチングレートが敏感に変化するの
で、そのコントロールが難しいという問題がある。多少
ガス比が変わってもエツチングレートがそれほど変わら
ないようなエッチバックで゛ないと、安定な平坦化は難
しく、大量生産には向かない。例えばエッチバックの時
にオーバーエッチをかけると、従来技術では層間膜が薄
くなって、配線キャパシタンスが増えたり、上下層アル
ミニウム間の短絡のおそれなどがある。よってこのよう
な問題を解決した配線形成方法の開発が望まれている。
本発明は上記事情に鑑みてなされたもので、安定な平坦
化が達成できる配線形成方法を提供することを目的とす
る。
化が達成できる配線形成方法を提供することを目的とす
る。
上記した問題点を解決するため、本発明の配線形成方法
においては、段差を有する絶縁膜上に第1の導電層を形
成する工程と、上記第1の導電層上に平坦化膜を形成す
る工程と、該平坦化膜と上記第1の導電層とを全面的に
エツチングし上記第1の導電層をほぼ平坦な表面にする
工程と、上記第1の導電層上に第2の導電層を形成する
工程と、上記第1の導電層と第2の導電層を同時に選択
的にエツチング可能とする工程とを備えてなる構成をと
る。
においては、段差を有する絶縁膜上に第1の導電層を形
成する工程と、上記第1の導電層上に平坦化膜を形成す
る工程と、該平坦化膜と上記第1の導電層とを全面的に
エツチングし上記第1の導電層をほぼ平坦な表面にする
工程と、上記第1の導電層上に第2の導電層を形成する
工程と、上記第1の導電層と第2の導電層を同時に選択
的にエツチング可能とする工程とを備えてなる構成をと
る。
本発明の構成について、後記詳述する本発明の一実施例
を示す第1図を用いて説明すると、次のとおりである。
を示す第1図を用いて説明すると、次のとおりである。
第1図(a)は、下地をなす5iOz l上に下層アル
ミニウム配線2が形成され、これを反映してその上の絶
縁膜3が段差32を有するようになっているが、本発明
においてはこのような段差を有する絶縁膜3上に第1の
導電層4を形成し、次いでこの第1の導電層4上にレジ
ストなどの平坦化膜5を形成して、第1図(a)に示す
ような状態にする。
ミニウム配線2が形成され、これを反映してその上の絶
縁膜3が段差32を有するようになっているが、本発明
においてはこのような段差を有する絶縁膜3上に第1の
導電層4を形成し、次いでこの第1の導電層4上にレジ
ストなどの平坦化膜5を形成して、第1図(a)に示す
ような状態にする。
次に該平坦化膜5と上記第1の導電層4とを全面的にエ
ツチングして、第1図(b)に示す如く上記第1の導電
N4をほぼ平坦な表面にする。次に上記第1の導電層4
上に第2の導電層6を形成して、第1図(c)のように
する(この例では第2の導電層6の形成に先立って、絶
縁膜3にスルーホール31を形成した)。次いで上記第
1の導TL層4と第2の導電層6を同時に選択的にエツ
チングしてパターンニングし、必要な配線を得る。
ツチングして、第1図(b)に示す如く上記第1の導電
N4をほぼ平坦な表面にする。次に上記第1の導電層4
上に第2の導電層6を形成して、第1図(c)のように
する(この例では第2の導電層6の形成に先立って、絶
縁膜3にスルーホール31を形成した)。次いで上記第
1の導TL層4と第2の導電層6を同時に選択的にエツ
チングしてパターンニングし、必要な配線を得る。
本発明の配線形成方法は、レジストなどの平坦化膜5と
の選択比が小さい材料、例えばエツチングレートの等し
い材料を導電層4の材料として使うことができ、これに
より安定した平坦化が実現できる。
の選択比が小さい材料、例えばエツチングレートの等し
い材料を導電層4の材料として使うことができ、これに
より安定した平坦化が実現できる。
また本発明の配線形成方法は、上記の如く第1の導電N
4と第2の導電層6とを同時に選択的にエツチングして
パターンニングでき、例えば各導電層4,6をアルミニ
ウムで形成することなどにより両導電N4.6のエツチ
ングレートを等しくできるので、−回のレジスト工程で
両者のパターンニングが可能となり、また従来のように
エツチングレートの差を特に問題にしなくても、容易に
制御性の良い平坦化を達成できる。
4と第2の導電層6とを同時に選択的にエツチングして
パターンニングでき、例えば各導電層4,6をアルミニ
ウムで形成することなどにより両導電N4.6のエツチ
ングレートを等しくできるので、−回のレジスト工程で
両者のパターンニングが可能となり、また従来のように
エツチングレートの差を特に問題にしなくても、容易に
制御性の良い平坦化を達成できる。
以下本発明の実施例について、図面を参照して説明する
。なお当然のことではあるが、本発明は以下に述べる実
施例により限定されるものではない。
。なお当然のことではあるが、本発明は以下に述べる実
施例により限定されるものではない。
まず第1図を参照して、本発明の第1の実施例゛説明す
る。この実施例は、本発明を半導体装置の製造における
多層アルミニウム配線形成技術に具体化したものである
。
る。この実施例は、本発明を半導体装置の製造における
多層アルミニウム配線形成技術に具体化したものである
。
第1図(a)を参照する。下地である5iOz l上に
アルミニウム層を形成し、これをパターンニングして下
層アルミニウム2を形成する。この下層アルミニウム2
のパターンニングのあと、 本’t’JIIJではSi
O□により層間膜として機能する絶縁膜3を成長する。
アルミニウム層を形成し、これをパターンニングして下
層アルミニウム2を形成する。この下層アルミニウム2
のパターンニングのあと、 本’t’JIIJではSi
O□により層間膜として機能する絶縁膜3を成長する。
ここまでは通常の多層配線工(呈と同様である。このあ
と平坦化のためのエツチング工程を行う。本例では、ま
ずアルミニウムにより第1の導電層4(一層目Al)を
成長し、つづいてレジストを塗布することにより平坦化
膜5を形成する。こうすると第1図(a)に示すように
平坦化膜5であるレジスト表面は平坦になる。次いで本
例ではエツチングガスとしてBCl3+PCIlzを用
いたガス条件でこれをエッチバックする。このようにす
ると平坦化膜5であるレジストと、第1の導電層4を構
成するアルミニウムとのエツチングレートを等しくでき
るので、第1図(b)に示すような、低い部分をアルミ
ニウムで埋め込んだ構造にエッチバックして平坦化でき
る0本例において、このガス条件ではBCl3の量を上
げるとレジストとアルミニウムのアッシング量が増える
ので、この量を調整してレジストとアルミニウムのエツ
チングレート比を1にする。つづいて本例では、やはり
アルミニウムを用いて、これを蒸着することにより第2
の導電層6を形成し、二層目Alとする(第1図(C)
)。この後、通常の手段によりレジストをパターンニン
グして、第2の導電層6をカットし、パターンニングす
る。このように選択的エツチングにより第2の導電層6
のパターンニングを行うのであるが、この時オーバエッ
チをかければ、第2の導電層6の下の第1の導電層4も
カットでき4ので、隣り合う第2の導電層6同士が第1
の導電層4で短絡するなどの障害は生じない。第1図(
c)の状態では第1の導電N4により第2の導電N6が
短絡するような構造に見えるが、このあと両温電層4.
6を同時にパターンニングできるので、その際に第1の
導電層4もカットされ、第1層、第2層の導電層4.6
を一回のレジスト工程でカットできるとともに、短絡エ
ッチバックの安定性が増し、歩留りが向上し、かつ信頼
性が向上する。即らエッチバックの時にオーバーエッチ
をかけると、従来は層間膜が薄くなり、配線キャパシタ
ンスが増えたり、上下のアルミニウム層間の短絡の問題
があったのに対し、本発明ではエッチバンクをよけいに
やっても層間膜はほとんどエツチングされないので、こ
の問題は解決され、層間膜が厚いことによる効果も維持
できる。
と平坦化のためのエツチング工程を行う。本例では、ま
ずアルミニウムにより第1の導電層4(一層目Al)を
成長し、つづいてレジストを塗布することにより平坦化
膜5を形成する。こうすると第1図(a)に示すように
平坦化膜5であるレジスト表面は平坦になる。次いで本
例ではエツチングガスとしてBCl3+PCIlzを用
いたガス条件でこれをエッチバックする。このようにす
ると平坦化膜5であるレジストと、第1の導電層4を構
成するアルミニウムとのエツチングレートを等しくでき
るので、第1図(b)に示すような、低い部分をアルミ
ニウムで埋め込んだ構造にエッチバックして平坦化でき
る0本例において、このガス条件ではBCl3の量を上
げるとレジストとアルミニウムのアッシング量が増える
ので、この量を調整してレジストとアルミニウムのエツ
チングレート比を1にする。つづいて本例では、やはり
アルミニウムを用いて、これを蒸着することにより第2
の導電層6を形成し、二層目Alとする(第1図(C)
)。この後、通常の手段によりレジストをパターンニン
グして、第2の導電層6をカットし、パターンニングす
る。このように選択的エツチングにより第2の導電層6
のパターンニングを行うのであるが、この時オーバエッ
チをかければ、第2の導電層6の下の第1の導電層4も
カットでき4ので、隣り合う第2の導電層6同士が第1
の導電層4で短絡するなどの障害は生じない。第1図(
c)の状態では第1の導電N4により第2の導電N6が
短絡するような構造に見えるが、このあと両温電層4.
6を同時にパターンニングできるので、その際に第1の
導電層4もカットされ、第1層、第2層の導電層4.6
を一回のレジスト工程でカットできるとともに、短絡エ
ッチバックの安定性が増し、歩留りが向上し、かつ信頼
性が向上する。即らエッチバックの時にオーバーエッチ
をかけると、従来は層間膜が薄くなり、配線キャパシタ
ンスが増えたり、上下のアルミニウム層間の短絡の問題
があったのに対し、本発明ではエッチバンクをよけいに
やっても層間膜はほとんどエツチングされないので、こ
の問題は解決され、層間膜が厚いことによる効果も維持
できる。
次に第2図を参照して、本発明の他の実施例(第2の実
施例)を説明する。材料等は前記第1の実施例と同様で
あり、同様な構成部分は前記と同じ符号を付しておくが
、本例においては第1の導電層4 (本例でも導電層4
.6はアルミニウムとした)を成長する前に、眉間膜を
なす絶縁膜3にスルーホール31を開孔しておく (第
2図(a))。
施例)を説明する。材料等は前記第1の実施例と同様で
あり、同様な構成部分は前記と同じ符号を付しておくが
、本例においては第1の導電層4 (本例でも導電層4
.6はアルミニウムとした)を成長する前に、眉間膜を
なす絶縁膜3にスルーホール31を開孔しておく (第
2図(a))。
こうすると、該スルーホール31も第1の導電層4をな
すアルミニウムで埋め込まれ、平坦化される(第2図(
b))。そのあとアルミニウムを成長して、導電層6を
形成しく第2図(c) ) 、爾後上記例と同様に上層
AIをなす第2の導電N6のカット(同時に第1の導電
層4のカットも行うことができる)を行って、多層配線
を形成する。
すアルミニウムで埋め込まれ、平坦化される(第2図(
b))。そのあとアルミニウムを成長して、導電層6を
形成しく第2図(c) ) 、爾後上記例と同様に上層
AIをなす第2の導電N6のカット(同時に第1の導電
層4のカットも行うことができる)を行って、多層配線
を形成する。
上記各側では第1.第2の導電層4.6の材料としてア
ルミニウムを用いたが、本発明はこれに限られるもので
はなく、例えばタングステンその他の高融点金属を導電
層の材料としてもよく、また一方はアルミニウムとし、
他方は高融点金属とするなど、第1.第2の導電層の材
質を互いに変えて構成することもできる。また絶祥N3
も、StO□に限らず、例えばP−SiNなどで形成さ
れるものでもよい。
ルミニウムを用いたが、本発明はこれに限られるもので
はなく、例えばタングステンその他の高融点金属を導電
層の材料としてもよく、また一方はアルミニウムとし、
他方は高融点金属とするなど、第1.第2の導電層の材
質を互いに変えて構成することもできる。また絶祥N3
も、StO□に限らず、例えばP−SiNなどで形成さ
れるものでもよい。
上述の如く本発明によれば、安定な平坦化が達成され、
信転性の向上した配線を、歩留り良く形成することがで
きる。
信転性の向上した配線を、歩留り良く形成することがで
きる。
第1図(a)〜(c)は本発明の一実施例を工程順に断
面図で示すものである。第2図(a)〜(c)は同じく
本発明の他の実施例を同様に示すものである。第3図は
従来例を示す。 ■・・・下地、2・・・下層AI、3・・・絶縁膜、4
・・・第1の導電層、5・・・平坦化膜(レジスト)、
6・・・第2の導電層。
面図で示すものである。第2図(a)〜(c)は同じく
本発明の他の実施例を同様に示すものである。第3図は
従来例を示す。 ■・・・下地、2・・・下層AI、3・・・絶縁膜、4
・・・第1の導電層、5・・・平坦化膜(レジスト)、
6・・・第2の導電層。
Claims (1)
- 【特許請求の範囲】 1、段差を有する絶縁膜上に第1の導電層を形成する工
程と、 上記第1の導電層上に平坦化膜を形成する工程と、 該平坦化膜と上記第1の導電層とを全面的にエッチング
し上記第1の導電層をほぼ平坦な表面にする工程と、 上記第1の導電層上に第2の導電層を形成する工程と、 上記第1の導電層とと第2の導電層を同時に選択的にエ
ッチング可能とするパターンニング工程と を備えてなる配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089002A JP2732838B2 (ja) | 1987-04-11 | 1987-04-11 | 配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089002A JP2732838B2 (ja) | 1987-04-11 | 1987-04-11 | 配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63254746A true JPS63254746A (ja) | 1988-10-21 |
| JP2732838B2 JP2732838B2 (ja) | 1998-03-30 |
Family
ID=13958604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62089002A Expired - Fee Related JP2732838B2 (ja) | 1987-04-11 | 1987-04-11 | 配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2732838B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264074A (en) * | 1991-05-17 | 1993-11-23 | Sony Corporation | Flattening method for interlayer insulating film |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57154543A (en) * | 1982-02-19 | 1982-09-24 | Houyuu Gomme Kk | Buffer material |
| JPS57157543A (en) * | 1981-03-25 | 1982-09-29 | Toshiba Corp | Manufacture of semiconductor device |
| JPS61136244A (ja) * | 1984-12-07 | 1986-06-24 | Sumitomo Electric Ind Ltd | 半導体装置の配線方法 |
-
1987
- 1987-04-11 JP JP62089002A patent/JP2732838B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157543A (en) * | 1981-03-25 | 1982-09-29 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57154543A (en) * | 1982-02-19 | 1982-09-24 | Houyuu Gomme Kk | Buffer material |
| JPS61136244A (ja) * | 1984-12-07 | 1986-06-24 | Sumitomo Electric Ind Ltd | 半導体装置の配線方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264074A (en) * | 1991-05-17 | 1993-11-23 | Sony Corporation | Flattening method for interlayer insulating film |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2732838B2 (ja) | 1998-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |