JPS63254819A - パワ−オンリセツト回路 - Google Patents
パワ−オンリセツト回路Info
- Publication number
- JPS63254819A JPS63254819A JP8804987A JP8804987A JPS63254819A JP S63254819 A JPS63254819 A JP S63254819A JP 8804987 A JP8804987 A JP 8804987A JP 8804987 A JP8804987 A JP 8804987A JP S63254819 A JPS63254819 A JP S63254819A
- Authority
- JP
- Japan
- Prior art keywords
- output
- vdd
- terminal
- schmitt trigger
- trigger
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010354 integration Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 3
- 230000002411 adverse Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパワーオンリセット回路に関１、特に０ＭＯ３
トランジスタを用いて構成され、電源電圧の供給に対応
して所定のリセット信号を出力するパワーオンリセット
回路に関する。
トランジスタを用いて構成され、電源電圧の供給に対応
して所定のリセット信号を出力するパワーオンリセット
回路に関する。
従来、この種のパワーオンリセット回路は、第４図に一
例の回路図が示されるように、抵抗１１、容量１２およ
びシュミットトリガ−回路１３を備えており、端子５５
に供給される電源電圧の入力に対応して４、端子５６か
ら所定のリセット信号が出力されるように構成されてい
る。
例の回路図が示されるように、抵抗１１、容量１２およ
びシュミットトリガ−回路１３を備えており、端子５５
に供給される電源電圧の入力に対応して４、端子５６か
ら所定のリセット信号が出力されるように構成されてい
る。
第４図において、端子５５に供給される電源電圧がオン
になると、抵抗１１および容量１２の接続点を入力点と
するシュミットトリガ−回路１３は、容量１２に対する
充電の時定数に関連してその出力が反転され、この反転
信号が端子５６からリセット信号として出力される。
になると、抵抗１１および容量１２の接続点を入力点と
するシュミットトリガ−回路１３は、容量１２に対する
充電の時定数に関連してその出力が反転され、この反転
信号が端子５６からリセット信号として出力される。
上述した従来のパワーオンリセラ１へ回路は、電源電圧
の供給に対応して、抵抗と容量とによる充電の時定数を
利用してパワーオンリセット信号を生成している。この
抵抗と容量とを集積回路に組込む方法としては、前記集
積回路の外部に抵抗および容量を配置して利用する方法
と、半導体チップ上に抵抗および容量を組込む方法との
二桂類の方法が用いられている。
の供給に対応して、抵抗と容量とによる充電の時定数を
利用してパワーオンリセット信号を生成している。この
抵抗と容量とを集積回路に組込む方法としては、前記集
積回路の外部に抵抗および容量を配置して利用する方法
と、半導体チップ上に抵抗および容量を組込む方法との
二桂類の方法が用いられている。
しかしながら、集積回路の外部の抵抗および容量を使用
する場合には、集積回路にパワーオンリセット信号用の
余分の端子を設ける必要があり、また半導体チップ上に
抵抗および容量を組込む場合には、この抵抗および８琶
だけでも相当量の占有面積が必要となって半導体チップ
サイズを増大化させる結果となり、共に集積回路の多機
能化および高集積化に対する障害となるという欠点があ
る。
する場合には、集積回路にパワーオンリセット信号用の
余分の端子を設ける必要があり、また半導体チップ上に
抵抗および容量を組込む場合には、この抵抗および８琶
だけでも相当量の占有面積が必要となって半導体チップ
サイズを増大化させる結果となり、共に集積回路の多機
能化および高集積化に対する障害となるという欠点があ
る。
本発明のパワーオンリセット回路は、所定の電源電圧の
入力端子と接地点との間に直列に接続される第１および
第２のＭＯＳトランジスタと、前記第１および第２のＭ
ＯＳトランジスタの接続点と所定のパワーオンリセット
信号の出力端子との間に直列に接続されるシュミットト
リガ−回路およびＣＭＯＳインバータと、前記シュミッ
トトリガ−回路に並列に接続される第３のＭｏＳトラン
ジスタと、を備え、前記第１または第２のＭＯＳトラン
ジスタの内の一方のＭＯＳトランジスタのゲートと前記
第３のＭＯＳトランジスタのゲートとが共に前記出力端
子に接続されて構成される。
入力端子と接地点との間に直列に接続される第１および
第２のＭＯＳトランジスタと、前記第１および第２のＭ
ＯＳトランジスタの接続点と所定のパワーオンリセット
信号の出力端子との間に直列に接続されるシュミットト
リガ−回路およびＣＭＯＳインバータと、前記シュミッ
トトリガ−回路に並列に接続される第３のＭｏＳトラン
ジスタと、を備え、前記第１または第２のＭＯＳトラン
ジスタの内の一方のＭＯＳトランジスタのゲートと前記
第３のＭＯＳトランジスタのゲートとが共に前記出力端
子に接続されて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。第１図
に示されるように、本実施例は、ＰチャネルＭＯＳトラ
ンジスタ１および２と、ＮチャネルＭＯＳトランジスタ
３と、シュミットトリガ−回路４と、ＣＭＯＳインバー
タ５と、を備えている。
に示されるように、本実施例は、ＰチャネルＭＯＳトラ
ンジスタ１および２と、ＮチャネルＭＯＳトランジスタ
３と、シュミットトリガ−回路４と、ＣＭＯＳインバー
タ５と、を備えている。
第１図において、端子５１から供給される電源電圧ＶＤ
Ｄが０ボルトの時すなわちパワーオフの状態においては
、端子５１および５２は０ボルトの状態にある。端子５
１から供給される前記電源電圧■ＤＤが０ボルトの状態
から所定の設定電圧に増大してゆく段階すなわちパワー
オンの状態においては、電源電圧ＶＤＤがｌ Ｖｔｐｌ
＋ＶＴＮ （ＶｔｐはＰチャネルＭＯＳトランジスタ
のスレッショルド電圧、ＶＴＮはＮチャネルＭＯＳトラ
ンジスタのスレッショルド電圧である）に上昇するまで
は、ＰチャネルおよびＮチャネルの各ＭｏＳトランジス
タのゲート電圧がスレッショルド電圧にまで到達しない
ため、各端子の出力は中間レベルとなる。
Ｄが０ボルトの時すなわちパワーオフの状態においては
、端子５１および５２は０ボルトの状態にある。端子５
１から供給される前記電源電圧■ＤＤが０ボルトの状態
から所定の設定電圧に増大してゆく段階すなわちパワー
オンの状態においては、電源電圧ＶＤＤがｌ Ｖｔｐｌ
＋ＶＴＮ （ＶｔｐはＰチャネルＭＯＳトランジスタ
のスレッショルド電圧、ＶＴＮはＮチャネルＭＯＳトラ
ンジスタのスレッショルド電圧である）に上昇するまで
は、ＰチャネルおよびＮチャネルの各ＭｏＳトランジス
タのゲート電圧がスレッショルド電圧にまで到達しない
ため、各端子の出力は中間レベルとなる。
電源電圧ＶＤＤが前記ｌ ＶＴＰＩ ＋ＶＴＮを越える
状態になると各点の電位は確定されるが、ＰチャネルＭ
ＯＳ トランジスタ２においては、バックゲートが作
用しているためＶＴＰは通常よりも高い電位となってお
り、未だオフの状態に置かれている。
状態になると各点の電位は確定されるが、ＰチャネルＭ
ＯＳ トランジスタ２においては、バックゲートが作
用しているためＶＴＰは通常よりも高い電位となってお
り、未だオフの状態に置かれている。
この状態において、シュミットトリガ−回路４の入力お
よび出力が０ボルト、端子５２における出力が前記電源
電圧ＶＤＤとなるように、シュミットトリガ−回路４お
よびＣＭＯＳインバータ５の論理スレッショルド電圧＜
Ｖｔｃ）を調整しておく、この場合、シュミットトリガ
−回路４およびＣＭＯＳインバータ５の双方とも前記論
理スレッショルド電圧Ｖ７ｃを高い値に設定しておく。
よび出力が０ボルト、端子５２における出力が前記電源
電圧ＶＤＤとなるように、シュミットトリガ−回路４お
よびＣＭＯＳインバータ５の論理スレッショルド電圧＜
Ｖｔｃ）を調整しておく、この場合、シュミットトリガ
−回路４およびＣＭＯＳインバータ５の双方とも前記論
理スレッショルド電圧Ｖ７ｃを高い値に設定しておく。
また、ＰチャネルＭＯＳトランジスタ１はゲートとドレ
インとが短絡されているため、この電位はｖＤＤ−ｌＶ
ｔｐ１Ｖｔ上はならない。
インとが短絡されているため、この電位はｖＤＤ−ｌＶ
ｔｐ１Ｖｔ上はならない。
シュミットトリガ−回路４の論理スレッショルド電圧Ｖ
ＴＣが高い電位に設定されているため、その出力は中間
レベルよりも低くなり、またＣＭＯＳインバータ５の論
理スレッショルド電圧■Ｔｃも高い電位に設定されてい
るため、その出力は中間レベルよりも高くなる。これに
より、ＮチャネルＭＯ３トランジスタ３のゲート電位が
高くなり、オンの状態となってシュミットトリガ−回路
４の入力レベルを下げるように作用する。この結果、シ
ュミットトリガ−回路４の入力および出力のレベルはほ
ぼＯボルトとなり、ＣＭＯＳインバータ５の出力は、端
子５２において前記電源電圧■ＤＤとなって安定状態（
リセット開始状態）となる。また、この時、Ｐチャネル
ＭＯＳトランジスタ２はオフの状態となっている。
ＴＣが高い電位に設定されているため、その出力は中間
レベルよりも低くなり、またＣＭＯＳインバータ５の論
理スレッショルド電圧■Ｔｃも高い電位に設定されてい
るため、その出力は中間レベルよりも高くなる。これに
より、ＮチャネルＭＯ３トランジスタ３のゲート電位が
高くなり、オンの状態となってシュミットトリガ−回路
４の入力レベルを下げるように作用する。この結果、シ
ュミットトリガ−回路４の入力および出力のレベルはほ
ぼＯボルトとなり、ＣＭＯＳインバータ５の出力は、端
子５２において前記電源電圧■ＤＤとなって安定状態（
リセット開始状態）となる。また、この時、Ｐチャネル
ＭＯＳトランジスタ２はオフの状態となっている。
前記電源電圧ＶＤＤを高くしてゆくと、ＰチャネルＭＯ
Ｓトランジスタ１とＮチャネルＭＯＳトランジスタ３の
ディメンジョンの設定により、任意の電圧からシュミッ
トトリガ−回路４に対する入力レベルが増大してゆき、
ある電圧においてシュミットトリガ−回路４の論理スレ
ッショルド電圧ＶＴＣを越えると、シュミットトリガー
回路４の出力は電源電圧ＶＤＤとなり、ＣＭＯＳインバ
ータ５の出力は０ボルトとなる。また、ＮチャネルＭＯ
Ｓトランジスタ３およびＰチャネルＭＯ３トランジスタ
２は、それぞれオフの状態およびオンの状態となり、こ
のため、シュミットトリガ−回路４の入力と出力とが導
通状態となって電源電圧ＶＤＤのレベルとなり、安定状
ｆｉ（リセット解除状態）となる。勿論、ＣＭＯＳイン
バータ５の出力は端子５２において０ボルトとなる。こ
れ以降については、電源電圧ＶＤＤがｌ Ｖｔｐ ｌ
＋ ＶＴＮ以下に低下するまでは、同じデータ（リセッ
ト解除信号）が保持される。
Ｓトランジスタ１とＮチャネルＭＯＳトランジスタ３の
ディメンジョンの設定により、任意の電圧からシュミッ
トトリガ−回路４に対する入力レベルが増大してゆき、
ある電圧においてシュミットトリガ−回路４の論理スレ
ッショルド電圧ＶＴＣを越えると、シュミットトリガー
回路４の出力は電源電圧ＶＤＤとなり、ＣＭＯＳインバ
ータ５の出力は０ボルトとなる。また、ＮチャネルＭＯ
Ｓトランジスタ３およびＰチャネルＭＯ３トランジスタ
２は、それぞれオフの状態およびオンの状態となり、こ
のため、シュミットトリガ−回路４の入力と出力とが導
通状態となって電源電圧ＶＤＤのレベルとなり、安定状
ｆｉ（リセット解除状態）となる。勿論、ＣＭＯＳイン
バータ５の出力は端子５２において０ボルトとなる。こ
れ以降については、電源電圧ＶＤＤがｌ Ｖｔｐ ｌ
＋ ＶＴＮ以下に低下するまでは、同じデータ（リセッ
ト解除信号）が保持される。
第３図に示されるのは、上述の動作過程を、端子５１よ
り供給される電源電圧ＶＤＤと端子５２における出力電
圧■との関係において示したもので、第３図において、
１０１は中間レベル領域、１０２はシュミットトリガ−
回路４の入力レベル、１０３は端子５２における出力電
圧、点線１０４は電源電圧ＶＤＤに対応する出力電圧を
それぞれ表わしている。
り供給される電源電圧ＶＤＤと端子５２における出力電
圧■との関係において示したもので、第３図において、
１０１は中間レベル領域、１０２はシュミットトリガ−
回路４の入力レベル、１０３は端子５２における出力電
圧、点線１０４は電源電圧ＶＤＤに対応する出力電圧を
それぞれ表わしている。
次に１本発明の第２の実施例について説明する。
第２図は本発明の第２の実施例の回路図である。第２図
に示されるように、本実施例は、ＰチャネルＭＯ３トラ
ンジスタロと、ＮチャネルＭＯＳトランジスタ７および
９と、シュミ・ントトリガー回路８と、ＣＭＯＳインバ
ータ１０とをイ）１モえている。
に示されるように、本実施例は、ＰチャネルＭＯ３トラ
ンジスタロと、ＮチャネルＭＯＳトランジスタ７および
９と、シュミ・ントトリガー回路８と、ＣＭＯＳインバ
ータ１０とをイ）１モえている。
第２の実施例の前述の第１の実施例との相異点は、第１
図に示されるＰチャネルＭＯＳトランジスタ１，２およ
びＮチャネルＭＯＳトランジスタ３が、第２の実施例に
おいては、それぞれＰチャネルＭＯＳトランジスタ６お
よびＮチャネルＭＯＳトランジスタ９．７に置換えられ
、且つパワーオンリセット信号の出力端子５４が、Ｐチ
ャネルＭＯＳトランジスタ６およびＮチャネルＭＯＳト
ランジスタ７のゲートに接続されていることである。こ
の相異点に対応して、前述の第１の実施例におては、Ｐ
チャネルＭＯＳトランジスタ１および２と、Ｎチャネル
ＭＯＳトランジスタ３とを用いて、シュミットトリガ−
回路４の入力が初期状態においてはＯボルトに設定され
、また、第２の実施例においては、ＰチャネルＭＯＳト
ランジスタ６と、ＮチャネルＭＯＳトランジスタ７およ
び９とを用いて、シュミットトリガ−回路８の入力が初
期においてはＶＤＤとなるように設定される。
図に示されるＰチャネルＭＯＳトランジスタ１，２およ
びＮチャネルＭＯＳトランジスタ３が、第２の実施例に
おいては、それぞれＰチャネルＭＯＳトランジスタ６お
よびＮチャネルＭＯＳトランジスタ９．７に置換えられ
、且つパワーオンリセット信号の出力端子５４が、Ｐチ
ャネルＭＯＳトランジスタ６およびＮチャネルＭＯＳト
ランジスタ７のゲートに接続されていることである。こ
の相異点に対応して、前述の第１の実施例におては、Ｐ
チャネルＭＯＳトランジスタ１および２と、Ｎチャネル
ＭＯＳトランジスタ３とを用いて、シュミットトリガ−
回路４の入力が初期状態においてはＯボルトに設定され
、また、第２の実施例においては、ＰチャネルＭＯＳト
ランジスタ６と、ＮチャネルＭＯＳトランジスタ７およ
び９とを用いて、シュミットトリガ−回路８の入力が初
期においてはＶＤＤとなるように設定される。
以上説明したように、本発明は、抵抗および容量の代り
にＭＯＳトランジスタを用いて集積回路内に組込むこと
により、半導体チップにおける占有面積を縮少化するこ
とが可能となり、４Ａ積回路の多機能化および高集積化
に対する障害を排除することができるという効果がある
。
にＭＯＳトランジスタを用いて集積回路内に組込むこと
により、半導体チップにおける占有面積を縮少化するこ
とが可能となり、４Ａ積回路の多機能化および高集積化
に対する障害を排除することができるという効果がある
。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例の回路図、第３図は、前記第１の実施例にお
ける電源電圧対パワーオンリセット信号電圧の関係を示
す図、第４図は、従来のパワーオンリセット回路の回路
図である。 図において、１，２．６・・・ＰチャネルＭＯＳトラン
ジスタ、３，７．９・・・ＮチャネルＭＯＳトランジス
タ、４，８．１３・・・シュミット■・リカー回路、５
．１０・・・ＣＭＯＳインバータ、１１・・・抵抗、１
２・・・容量。 午２図 ０ＶＤＤ → １ 回
２の実施例の回路図、第３図は、前記第１の実施例にお
ける電源電圧対パワーオンリセット信号電圧の関係を示
す図、第４図は、従来のパワーオンリセット回路の回路
図である。 図において、１，２．６・・・ＰチャネルＭＯＳトラン
ジスタ、３，７．９・・・ＮチャネルＭＯＳトランジス
タ、４，８．１３・・・シュミット■・リカー回路、５
．１０・・・ＣＭＯＳインバータ、１１・・・抵抗、１
２・・・容量。 午２図 ０ＶＤＤ → １ 回
Claims (1)
- 所定の電源電圧の入力端子と接地点との間に直列に接続
される第１および第２のＭＯＳトランジスタと、前記第
１および第２のＭＯＳトランジスタの接続点と所定のパ
ワーオンリセット信号の出力端子との間に直列に接続さ
れるシュミットトリガー回路およびＣＭＯＳインバータ
と、前記シュミットトリガー回路に並列に接続される第
３のＭＯＳトランジスタと、を備え、前記第１または第
２のＭＯＳトランジスタの内の一方のＭＯＳトランジス
タのゲートと前記第３のＭＯＳトランジスタのゲートと
が共に前記出力端子に接続されて構成されることを特徴
とするパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8804987A JPS63254819A (ja) | 1987-04-10 | 1987-04-10 | パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8804987A JPS63254819A (ja) | 1987-04-10 | 1987-04-10 | パワ−オンリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63254819A true JPS63254819A (ja) | 1988-10-21 |
| JPH0453453B2 JPH0453453B2 (ja) | 1992-08-26 |
Family
ID=13931973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8804987A Granted JPS63254819A (ja) | 1987-04-10 | 1987-04-10 | パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63254819A (ja) |
-
1987
- 1987-04-10 JP JP8804987A patent/JPS63254819A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453453B2 (ja) | 1992-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62234418A (ja) | パワ−アツプリセツト回路 | |
| JPH041440B2 (ja) | ||
| US4638182A (en) | High-level CMOS driver circuit | |
| JP2748950B2 (ja) | パワーオンリセット回路 | |
| US4385245A (en) | MOS Power-on reset circuit | |
| JPH0159772B2 (ja) | ||
| JPH0685497B2 (ja) | 半導体集積回路 | |
| JPH06103736B2 (ja) | 半導体装置 | |
| JPH04162820A (ja) | 電源投入リセット回路 | |
| JPH0453453B2 (ja) | ||
| JP2697444B2 (ja) | 出力バッファ回路 | |
| JPH043514A (ja) | パワーオンリセット回路 | |
| JP2877178B2 (ja) | パワーオンリセット回路 | |
| JP2871902B2 (ja) | 電流セル回路 | |
| JP3083654B2 (ja) | 出力回路 | |
| JPH0159773B2 (ja) | ||
| JPH04237214A (ja) | クロックドインバータ | |
| JPH01209813A (ja) | 出力バッファ回路 | |
| JPH05243937A (ja) | 信号出力回路 | |
| JPH0575205B2 (ja) | ||
| JPS6111839A (ja) | パワ−オン・イニシヤライズ回路 | |
| JPH04361422A (ja) | ディスチャージ回路 | |
| JPS6243367B2 (ja) | ||
| JPH01192212A (ja) | パワーオンリセット回路 | |
| JP2808784B2 (ja) | 入力回路 |