JPH01190043A - クロック再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ｉｔ要〕 安定したディジタル信号源により極めて安定したクロッ
クで生成されているディジタルデータを受信するための
クロック再生回路に関し、アナログ回路部分を大幅に減
らして大規模集積回路（ＬＳＩ）化し易い回路構成とす
ることを目的とし、 外部的１１信号と第１の内部クロックとの間のν延誤差
を検出する遅延誤差検出回路と、該遅延誤差検出回路の
出力検出信号に応じて、該第１の内部クロックを遅延し
、上記遅延？！４差の補正された第２の内部クロックを
発生する補正回路とよりなり、該第２の内部クロックを
前記外部同期信号に同期して外部より入力されるディジ
タルデータを受信するための再生クロックとして該補正
回路より取り出すよう構成する。

〔産業上の利用分野〕

本発明はクロック再生回路に係り、特に安定したディジ
タル信号源により極めて安定したクロックで生成されて
いるディジタルデータを受信するためのクロック再生回
路に関する。

ディジタル情報を受信する回路側においては、送信側か
らのディジタルデータと共に受信用の基準信号（同期信
号）を受信し、この！！準信号からディジクルデータ受
信のための再生クロックを生成する。

この再生クロックを生成するクロック再生回路は、ディ
ジタル受信回路の小型化、コストダウン等のために、Ｌ
ＳＩ化が必要とされる。

〔従来の技術〕

最近のパーソナルコンピュータ（以下、「パソコン」と
もいう）の普及と共に、パソコンから出力される、赤＜
Ｒ）　、　ＩＩ　（Ｇ）及び青（Ｂ）（Ｆ）３原色に関
するディジタル３０ｉ色信号を直接に陰極線管（ＣＲＴ
）に供給してカラー画像表示させるといった用途だけで
なく、何らかの加工を施してからＣＲＴに供給するとい
ったＴＩ要が増大してぎた。このような場合、本来のＣ
ＲＴに出力されるべきディジタル５ＩｉＸ色信号を受信
し、それを−旦どこかのメモリに蓄積する必要がある。

しかし、パソコン信号出力からは、ディジタル３原色信
号を受信する時に必要な受信用クロック信号が出力され
ていないのが普通である。その代わり、受信用り［Ｉツ
ク信号に同期した信号として、ディジタル３原色信号出
力と共に同期１ｇ号が出力されているのが四通である。

そこで、従来はこの同期信号を利用し、ＰＬＬ（Ｐｈａ
ｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　：位相同期ループ）回
路を用いて同期信号に同期したりＯツクを再生するよう
にしていた。

（発明が解決しようとする問題点） しかるに、Ｐ　Ｌ　１回路はアナログ回路部分を多く含
んでおり、またＰＬＬ回路内の電圧制御発振器（ＶＣＯ
）にはバリキ１シップダイオードが用いられているので
ＬＳＩ化が困難であり、更に調整がどうしても必要なた
めに量産化に向かないという問題点があった。

本発明は上記の点に鑑みてなされたもので、アナログ回
路部分を大幅に減らしてＬＳＩ化し易い回路構成とした
クロック再生回路を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図を示す、同図中、１は
外部同期信号入力端子、２は第１の内部クロック入力端
子、３は遅延誤差検出口路、４は補正回路、５は第２の
内部りＯツク出力端子である。

遅延誤差検出回路３は外部同期信号と第１の内部クロッ
クとの闇の遅延誤差を検出する。補正回路４は第１の内
部クロックを遅にし、上記遅延誤差の補正された第２の
内部クロックを発生する。

（作用） ディジタル信号源が水晶発振回路の出力のような極めて
周波数安定度の高い回路からのクロックを基にしてディ
ジタルデータを発生する場合、そのディジタルデータを
受信するためのクロックは周波数が大きく狂うことはな
く、外部同期信号と内部クロックとの位相を同期させる
だけで、受信が充分可能である。

ところが、前記従来回路で用いられていたＰＬＬ回路は
、受信クロックを再生する際、クロックの位相のみなら
ず、周波数まで同期させている。従って、上記条件の場
合、普通にＰＬＬ回路を用いることは、実はＩｌ能的に
オーバースペックと考えられる。

本発明は上記の点に鑑み、送信側のクロックの周波数が
ずれないことを前捉条件として、外部同期信号の位相／
遅延誤差のみを補正するようにしたものである。

すなわち、前記の遅延ＷＡ差検出回路３により外部回期
信号と第１の内部クロックとの門の遅延誤差を検出し、
その遅延誤差に応じて補正回路４により第１の内部りＯ
ツクの遅延誤差を補正された第２の内部りＯツクを発生
する。この第２の内部クロックは外部同期信号との遅延
誤差がなく、外部同期信号に同期して外部より入力され
るディジタルデータを受信するための再生クロックとし
て用いることができる。

上記の遅延誤差検出回路３及び補正回路４はＰＬＬ回路
に比し、アナログ回路部分が大幅に削除される。

（実施例〕 第２図は本発明の一実施例の回路系統図を示す。

同図中、第１図と同一構成部分には同一符号を付しであ
る。第２図において、６１〜６Ｎは各々同じ遅延時間を
もつＮ個の遅延素子で、互いに縦続接続されている。ま
た、７１〜７Ｎは夫々２人力排他的論理和回路（以下ｒ
ＥＯＲ回路」と記す）、８１〜８Ｎは夫々外部同期信号
５ＹＮＣの立上り時点の入力信号レベルをサンプリング
した侵ホールドするレジスタである。これらは遅延誤差
検出回路３を構成している。

入力端子２に入来した第３図にａＯで示す第１の内部ク
ロックは、ディジタル信号源の発振器と同一周波数を発
振する発振器からのパルスで、遅延素子６１〜６Ｎによ
り夫々所定時間ずつ遅延されて第３図にａ、〜ａＮで示
す如き遅延パルスとされる。遅延素子６１〜６Ｎの各入
力パルス（内部クロック）ａ、）−ａＮ−＋はＥＯＲ回
路７１〜７Ｎの一方の入力端子に供給され、また各出力
パルス（内部クロック）ａｔ〜ａＮはＦＯＲ回路７１〜
７Ｎの他方の入力端子に供給される。

従って、ＥＯＲ回路７１〜７Ｎの夫々からは遅延素子６
１〜６Ｎの遅延時間に等しい幅をもつ第３図にｂｌ〜ｂ
Ｎで示す如き時分割のパルスが取り出される。上記のパ
ルスｂｌ　、ｂ２　、ｂ３．・・・。

ｂＮは対応して設けられたレジスタ８＋　、８２　。

８３、・・・、８Ｎのデータ入力端子に印加され、ここ
で第３図に５ＹＮＣで示した入力端子１よりの外部同期
信号の立上り縁でラッチされる。

この外部同期信号５ＹＮＣの立上り入来時点においては
、パルスｂ１〜ｂＮのどれか一つのみがハイレベルで、
残りのすべてがローレベルである。

ここでは−例としてパルスｂ３のみが外部同期信号５Ｙ
ＮＣの立上り入来時にハイレベルであるから、レジスタ
８３の出力信号（第３図に０３で示す）のみが外部同期
信号５ＹＮＣの立上り入来時点以降ハイレベルとなり、
他のすべてのレジスタ８＋　、８２．８４〜８Ｎの出力
信号はすべてローレベル（ＬＯＷ）となる。なお、第３
図中、Ｃ１゜Ｃ２、ＣＮはレジスタ８＋　、８２．８Ｎ
の出力信号波形を示す。

レジスタ８＋　、８２．８ｉ　、・・・、８Ｎの各出力
信号ＣＩ　＊　Ｃ２＋　Ｃ３＊・・・、ＣＮは夫々対応
して設けられた２人力ＡＮＤ回路９＋　、９２．９ｉ　
。

・・・、９Ｎの一方の入力端子に供給され、ここで他方
の入力端子に供給されている遅延内部りＯツクａ３　、
　Ｃ４、ａｓ　、・・・、Ｃ２と論理積をとられる。

ここでは信号Ｃ３のみがハイレベルで他はローレベルで
あるから、ＡＮＤ回路９３のみより遅延内部クロックａ
５が通過出力される。このＡＮＤ回路９３の出力信りは
第３図にＣ３（これはＣ５と同じ）で示す如くになり、
またＡＮＤ回路９１゜９２．９Ｎの出力信号は第３図に
ｄｔ　、　ｄｚ　。

ｄＮで示す如くローレベルのままとなる。図示しないが
、ＡＮＤ回路９４〜９Ｎ−１の各出力信号もローレベル
のままである。

上記の出力信号ｄ１〜ｄＮはＮ入力ＯＲ回路１０に供給
され、ここで論叩和をとられるから、出力端子５には第
３図にｅで示す如く信号ｄ３と同じ信号が第２の内部ク
ロックとして取り出される。

上記の各信号のうち重要な外部同期信号５ＹＮＣ２第１
の内部クロックａＯ＋信号ｂ３　、Ｃ３及びＣ３だけを
まとめて図示すると第４図に示す如くになる。更に、第
４図の時間軸を変えると共に、第２の内部クロックｅに
ついても図示すると第５図に示す如くに古き改めること
ができる（なお、第５図では第１の内部りＯツクａＯの
図示は省略した。）。

前記した実施例の動作について更にまとめて第５図と共
に説明すると、外部同期信号５ＹＮＣの立上り時にハイ
レベルとなっているＦＯＲ回路７３の出力信号ｂ３をレ
ジスタ８３で保持しくの。

■）、そのレジスタ８３の出力信号Ｃ３によりＡＮＤ回
路９３からは遅延素子６Ｓよりの遅延内部クロックａ５
がｄ３で丞す如く取り出され（Ｏ）、これが第２の内部
クロックｅとして出力される。

この第２の内部りＯツクｅは外部同期信号５ＹＮＣに位
相同期し、かつ、前記第１の内部クロックａｏの外部同
期信号５ＹＮＣに対する遅延＠差が補正された内部クロ
ックであり、再生クロックとして用いられる。

このように、本実施例によれば、すべてディジタル回路
で構成することができ、またバリキャップダイオードも
一切不要にできる。

なお、ＡＮＤ回路９１〜９Ｎの各々はレジスタ８１〜８
Ｎの入力よりも時間が２クロック分遅れた遅延内部クロ
ックを供給されるが、これは時間的に余裕をとるためで
あり、またこの両人力パルスの時間差によって再生クロ
ックの遅延時間を調整することができる。この調整遅延
時間の垣はこの再生クロック回路が適用されるシステム
の特性などによって適宜選択される。

次に本発明を適用したシステムの一例について第６図と
共に説明する。第６図中、１１はパーツプルコンピュー
タで、任意に作成した７Ｊラ一画像に関するディジタル
３原色信号Ｒ，Ｇ、Ｂを夫々生成すると共に、これに同
期した同期信号（水平同期信号）を生成する。１２は発
振器で、パーソナルコンピュータ１１の動作用クロック
を発生し、水晶発振回路等の極めて周波数安定度の高い
回路構成とされている。

１３はレジスタで、本発明のりＯツク再生回路１４から
の再生クロックに基づいて上記ディジタル３原色信号を
夫々ラッチし、保持する。クロック再生回路１４は上記
の外部同期信号が供給されると共に、発振器１５より第
１の内部クロック（前記ａＯ）が供給され、例えば前記
第２図の回路構成により、再生クロックを出力する。

発振器１５は発振器１１と一致した周波数を発蚕出力す
るが、両者は同ＩＩｆｌｔｌ係にないから、位相に関し
ては一致するか否かは不定の状態にある。

上記のレジスタ１３に保持されたディジタル３原色信号
は処理回路１６に供給され、ここで次段のＣＲＴ　（図
示せず）で表示されるのに適した公知の信号処理を施さ
れる。

なお、本発明は上記の実施例に限定されるものではなく
、例えばＦＯＲ回路７１〜７Ｎ、レジスタ８１〜８Ｎ、
ＡＮＤ回路９１〜９Ｎ及びＮ入力ＯＲ回路１０の夫々は
、それと同等の機能を持つ他の回路により置換してもよ
いことは勿論である。

また、ディジタル３原色信号に限らず、他のディジタル
データの受信に際しても適用することができる。

（発明の効果） 上述の如く、本発明によれば、ＰＬＬ回路に比べて大幅
にアナログ回路部分が削減された回路構成にできるから
、従来に比べＬＳＩ化がし易く、またバリキャップダイ
オードが無く、調整個所も無いので量産化に極めて好適
である等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の回路系統図、第３図は第２
図の動作説明用タイムヂャート、第４図は第３図の要部
信号波形図、 第５図は第３図の要部信号波形図、 第６図は本発明を適用したシステムの一例のブロック図
である。 図においで、 １は外部同期信号入力端子、 ２は第１の内部クロック入力端子、 ３は遅延誤差検出回路、 ４は補正回路、 ５は第２の内部クロック出力端子、 ６１〜６Ｎは遅延素子、 ７１〜７Ｎは２人力排他的論即和回路（ＥＯＲ回路）、 ８１〜８Ｎはレジスタ、 ９１〜９Ｎは２人力ＡＮＤ回路、 １０はＮ入力ＯＲ回路 を示す。 ヰ４さ蛸の屑じ更プローｖ２図 第１図 客２図 ５ＹＮＣ。 一片聞 峯２０の聾鑓ｎ地哨椙９４４手−，−）第３図 ＃−３目の尋痢第１１夾形回 第４ヌ ｅ　＋＋＋＋＋＋＋−＋−代Ｎ几ハハハハＪＶ猛−→片
開 棒３田の神橢ζト吹ｙ１目 第Ｓ図

Claims (1)

【特許請求の範囲】
1. 外部同期信号と第１の内部クロックとの間の遅延誤差を
   検出する遅延誤差検出回路（３）と、該遅延誤差検出回
   路（３）の出力検出信号に応じて、該第１の内部クロッ
   クを遅延し、上記遅延誤差の補正された第２の内部クロ
   ックを発生する補正回路（４）とよりなり、該第２の内
   部クロックを前記外部同期信号に同期して外部より入力
   されるディジタルデータを受信するための再生クロック
   として該補正回路（４）より取り出すよう構成したこと
   を特徴とするクロック再生回路。