JPH07120943B2 - デジタル位相同期回路 - Google Patents
デジタル位相同期回路Info
- Publication number
- JPH07120943B2 JPH07120943B2 JP61058295A JP5829586A JPH07120943B2 JP H07120943 B2 JPH07120943 B2 JP H07120943B2 JP 61058295 A JP61058295 A JP 61058295A JP 5829586 A JP5829586 A JP 5829586A JP H07120943 B2 JPH07120943 B2 JP H07120943B2
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- JP
- Japan
- Prior art keywords
- signal
- level
- circuit
- output
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、デジタル位相同期回路における同期確立回路
に関するものである。
に関するものである。
（従来の技術） 第２図は従来の同期確立回路図で、位相比較回路１は、
ここで同期制御の対象となる入力信号Ａと、後記するカ
ウンタ３からの同期制御された出力信号Ｂとの位相を比
較して、第３図に示すように、信号Ｂが信号Ａより進ん
でいる場合は信号Ａの立上りにおいて「状態２」に示す
比較出力Ｃのパルスを発生し、そして遅れている場合は
同様に信号Ａの立上りにおいて「状態３」に示す比較出
力Ｄのパルスを発生し、同期している場合は「状態１」
に示すようにこれら各比較出力C,Dはパルスを発生しな
いようにしている。制御回路２は、各比較出力C,Dと、
第３図に示すクロックCLK（説明の都合上、その周期は
信号Ａの1/4倍とする）とを受けて、信号ＡとＢとが同
期している場合は、「状態１」に示すように信号Ａと同
期して且つ信号Ａの1/2倍の周期の信号Ｅが出力される
ようにしている。そして、出力Ｃにパルスがあるとき
は、「状態２」に示すように、当該パルスに引続く以後
の信号Ｅは、クロックCLKの１周期分遅れた位相で出力
され、出力Ｄにパルスがあるときは、「状態３」に示す
ように、同様に、当該パルスに引続く以後の信号Ｅは、
クロックCLKの１周期分進んだ位相で出力されるように
している。
ここで同期制御の対象となる入力信号Ａと、後記するカ
ウンタ３からの同期制御された出力信号Ｂとの位相を比
較して、第３図に示すように、信号Ｂが信号Ａより進ん
でいる場合は信号Ａの立上りにおいて「状態２」に示す
比較出力Ｃのパルスを発生し、そして遅れている場合は
同様に信号Ａの立上りにおいて「状態３」に示す比較出
力Ｄのパルスを発生し、同期している場合は「状態１」
に示すようにこれら各比較出力C,Dはパルスを発生しな
いようにしている。制御回路２は、各比較出力C,Dと、
第３図に示すクロックCLK（説明の都合上、その周期は
信号Ａの1/4倍とする）とを受けて、信号ＡとＢとが同
期している場合は、「状態１」に示すように信号Ａと同
期して且つ信号Ａの1/2倍の周期の信号Ｅが出力される
ようにしている。そして、出力Ｃにパルスがあるとき
は、「状態２」に示すように、当該パルスに引続く以後
の信号Ｅは、クロックCLKの１周期分遅れた位相で出力
され、出力Ｄにパルスがあるときは、「状態３」に示す
ように、同様に、当該パルスに引続く以後の信号Ｅは、
クロックCLKの１周期分進んだ位相で出力されるように
している。
カウンタ回路３は、各入出力信号E,F,G,Bと対応させて
それぞれにダッシュを付してその構成と動作を第４図と
第５図に示しており、第４図、第５図において、カウン
トスタート値の入力Ｆ′に応じて、スタートタイミング
信号Ｇ′を受けて、クロック入力Ｅ′を1/2に分周した
出力信号Ｂ′を得るようにしたものである。スタートタ
イミング信号Ｇ′の発生時点について、第４図のLD1の
ように、カウントスタート値Ｆ′がＬレベルであると出
力信号Ｂ′はＬレベルから出力開始され、LD2のよう
に、同様にＦ′がＨレベルであると出力信号Ｂ′はＨレ
ベルから出力開始される。第２図においては信号F,Gは
共通にＨレベルとしてあり、この場合出力Ｂはカウント
スタート値Ｆと関係なしにクロックＥを分周する。
それぞれにダッシュを付してその構成と動作を第４図と
第５図に示しており、第４図、第５図において、カウン
トスタート値の入力Ｆ′に応じて、スタートタイミング
信号Ｇ′を受けて、クロック入力Ｅ′を1/2に分周した
出力信号Ｂ′を得るようにしたものである。スタートタ
イミング信号Ｇ′の発生時点について、第４図のLD1の
ように、カウントスタート値Ｆ′がＬレベルであると出
力信号Ｂ′はＬレベルから出力開始され、LD2のよう
に、同様にＦ′がＨレベルであると出力信号Ｂ′はＨレ
ベルから出力開始される。第２図においては信号F,Gは
共通にＨレベルとしてあり、この場合出力Ｂはカウント
スタート値Ｆと関係なしにクロックＥを分周する。
例えば、第３図の「状態２」のように、その初期におい
て、信号Ｂが信号Ａより進んでいると、引続く信号Ｅの
周期がクロックCLKの１周期分だけ長くなり、よって信
号Ｂを遅らせる方向に作用する。この動作は、「状態
１」のように、同期するまで信号Ａの周期毎に繰り返さ
れる。従って、信号ＡとＢの位相差をtA-B、クロックCL
Kの１周期をtCLK、信号Ａの１周期をtAとすると、同期
確立するまでの時間Ｔは、 Ｔ＝tAxtA-B/tCLK となる。
て、信号Ｂが信号Ａより進んでいると、引続く信号Ｅの
周期がクロックCLKの１周期分だけ長くなり、よって信
号Ｂを遅らせる方向に作用する。この動作は、「状態
１」のように、同期するまで信号Ａの周期毎に繰り返さ
れる。従って、信号ＡとＢの位相差をtA-B、クロックCL
Kの１周期をtCLK、信号Ａの１周期をtAとすると、同期
確立するまでの時間Ｔは、 Ｔ＝tAxtA-B/tCLK となる。
（発明が解決しようとする問題点） しかしながら、上記の構成の回路においては、クロック
CLKの１周期分のジッタが存在することになり、ジッタ
幅を小さくするためにクロックCLKの周波数を高くする
と、同期確立時間が多くかかるという問題があった。
CLKの１周期分のジッタが存在することになり、ジッタ
幅を小さくするためにクロックCLKの周波数を高くする
と、同期確立時間が多くかかるという問題があった。
（問題点を解決するための手段） 本発明は、入力信号と同期をとるための信号を出力する
同期信号出力回路と、前記入力信号の周期を細分した所
定のクロック毎に前記同期信号出力回路の出力信号と前
記入力信号とを比較して位相の遅れあるいは進みを判別
した信号を前記入力信号と同期して出力する位相比較回
路と、前記同期信号出力回路に対して前記判別した信号
に応じた位相補正信号を与える制御回路とを備えている
位相制御回路において、前記入力信号のＨレベルを検出
して該Ｈレベルがある場合は前記位相補正信号を前記同
期信号出力回路に対して有効ならしめる検出回路と、前
記入力信号が該入力信号の予定の周期を上まわる所定の
時間にわたってＬレベルの場合は前記同期信号出力回路
の出力信号をＨレベルとし、その後に該入力信号がＨレ
ベルとなるまで前記同期信号出力回路の出力状態を保持
せしめるタイマとを設けてなるものである。
同期信号出力回路と、前記入力信号の周期を細分した所
定のクロック毎に前記同期信号出力回路の出力信号と前
記入力信号とを比較して位相の遅れあるいは進みを判別
した信号を前記入力信号と同期して出力する位相比較回
路と、前記同期信号出力回路に対して前記判別した信号
に応じた位相補正信号を与える制御回路とを備えている
位相制御回路において、前記入力信号のＨレベルを検出
して該Ｈレベルがある場合は前記位相補正信号を前記同
期信号出力回路に対して有効ならしめる検出回路と、前
記入力信号が該入力信号の予定の周期を上まわる所定の
時間にわたってＬレベルの場合は前記同期信号出力回路
の出力信号をＨレベルとし、その後に該入力信号がＨレ
ベルとなるまで前記同期信号出力回路の出力状態を保持
せしめるタイマとを設けてなるものである。
（作用） 入力信号が予定の周期を上まわる所定の時間にわたって
Ｌレベルの場合、同期信号出力回路の出力信号をＨレベ
ルとし、その後に入力信号がＨレベルとなるまで同期信
号出力回路の出力状態、即ちＨレベルを保持せしめるた
め、引続く入力信号のＨレベルを検出した時点から作動
開始させ、その出力信号を入力信号と同期させることが
できる。
Ｌレベルの場合、同期信号出力回路の出力信号をＨレベ
ルとし、その後に入力信号がＨレベルとなるまで同期信
号出力回路の出力状態、即ちＨレベルを保持せしめるた
め、引続く入力信号のＨレベルを検出した時点から作動
開始させ、その出力信号を入力信号と同期させることが
できる。
（実施例） 第１図は本発明の実施例を示す同期確立回路であって、
位相比較回路４、制御回路５、カウンタ回路６は、それ
ぞれ第２図における同一の名称のものと同等である。
位相比較回路４、制御回路５、カウンタ回路６は、それ
ぞれ第２図における同一の名称のものと同等である。
カウンタ回路６は、カウントスタート値ＴとしてＨレベ
ル信号を受け、スタートタイミング信号Ｕとして、フリ
ップフロップ（FF）７の出力Ｑを受けている。フリップ
フロップ７は、そのセット用端子Ｓにインバータ８を介
して入力信号Ｊの反転信号Ｖを受けていて、入力信号Ｊ
がＨレベルとなると、以後信号ＵをＨレベルとして、第
２図におけると同様な制御を行う。
ル信号を受け、スタートタイミング信号Ｕとして、フリ
ップフロップ（FF）７の出力Ｑを受けている。フリップ
フロップ７は、そのセット用端子Ｓにインバータ８を介
して入力信号Ｊの反転信号Ｖを受けていて、入力信号Ｊ
がＨレベルとなると、以後信号ＵをＨレベルとして、第
２図におけると同様な制御を行う。
タイマ回路９は、そのリセット用端子Ｒに信号Ｖを受け
ていて、入力信号Ｊが、第６図に示すように所定の時間
TGにわたってＬレベルとなると、その出力信号ＷがＬレ
ベルとなり、このときフリップフロップ７がリセットさ
れて、カウンタ回路６のスタートタイミング信号ＵをＬ
レベルにする。なお、前記時間TGは入力信号Ｊの周期よ
り若干長く設定している。
ていて、入力信号Ｊが、第６図に示すように所定の時間
TGにわたってＬレベルとなると、その出力信号ＷがＬレ
ベルとなり、このときフリップフロップ７がリセットさ
れて、カウンタ回路６のスタートタイミング信号ＵをＬ
レベルにする。なお、前記時間TGは入力信号Ｊの周期よ
り若干長く設定している。
第６図は第１図の回路の各タイミングを示すものであ
り、時刻t1において、入力信号ＪがＬレベルとなって、
これが時間TGに達成しても入力信号Ｊが無い場合には、
タイマ９の出力ＷがＬレベルとなってフリップフロップ
７がリセットされ、スタートタイミング信号ＵはＬレベ
ルとなる。よって、カウンタ回路６の出力Ｋは信号Ｐの
立上り時点LD3においてＨレベルとなり、これが入力信
号ＪがＬレベルとなっている時間にわたって保持され
る。時刻t2において、入力信号ＪがＨレベルとなると、
フリップフロップ７はセットされて、カウンタ回路６が
スタートする。よってこのスタート時点における信号Ｋ
は入力信号Ｊと同期する。
り、時刻t1において、入力信号ＪがＬレベルとなって、
これが時間TGに達成しても入力信号Ｊが無い場合には、
タイマ９の出力ＷがＬレベルとなってフリップフロップ
７がリセットされ、スタートタイミング信号ＵはＬレベ
ルとなる。よって、カウンタ回路６の出力Ｋは信号Ｐの
立上り時点LD3においてＨレベルとなり、これが入力信
号ＪがＬレベルとなっている時間にわたって保持され
る。時刻t2において、入力信号ＪがＨレベルとなると、
フリップフロップ７はセットされて、カウンタ回路６が
スタートする。よってこのスタート時点における信号Ｋ
は入力信号Ｊと同期する。
（発明の効果） 以上説明したように、本発明によれば、入力信号が予定
の周期を上まわる所定の時間にわたってＬレベルである
ことによってＨレベルにロードされている同期信号出力
回路を、入力信号のＨレベルを検出した時点から直ちに
スタートさせてその出力信号と入力信号とを同期させる
ことができ、特に高速同期処理を必要とするシステムに
対して有効となる。
の周期を上まわる所定の時間にわたってＬレベルである
ことによってＨレベルにロードされている同期信号出力
回路を、入力信号のＨレベルを検出した時点から直ちに
スタートさせてその出力信号と入力信号とを同期させる
ことができ、特に高速同期処理を必要とするシステムに
対して有効となる。
第１図は本発明の実施例を示す同期確立回路、第２図は
従来例を示す同期確立回路、第３図は第２図の回路の動
作タイミングチャート、第４図はカウンタ回路の説明
図、第５図は第４図の回路の動作タイミングチャート、
第６図は第１図の回路の動作タイミングチャートであ
る。 ７……フリップフロップ（検出回路）、９……タイマ回
路。
従来例を示す同期確立回路、第３図は第２図の回路の動
作タイミングチャート、第４図はカウンタ回路の説明
図、第５図は第４図の回路の動作タイミングチャート、
第６図は第１図の回路の動作タイミングチャートであ
る。 ７……フリップフロップ（検出回路）、９……タイマ回
路。
Claims (1)
- 【請求項１】入力信号と同期をとるための信号を出力す
る同期信号出力回路と、 前記入力信号の周期を細分した所定のクロック毎に前記
同期信号出力回路の出力信号と前記入力信号とを比較し
て位相の遅れあるいは進みを判別した信号を前記入力信
号と同期して出力する位相比較回路と、 前記同期信号出力回路に対して前記判別した信号に応じ
た位相補正信号を与える制御回路とを備えている位相制
御回路において、 前記入力信号のＨレベルを検出して該Ｈレベルがある場
合は前記位相補正信号を前記同期信号出力回路に対して
有効ならしめる検出回路と、 前記入力信号が該入力信号の予定の周期を上まわる所定
の時間にわたってＬレベルの場合は前記同期信号出力回
路の出力信号をＨレベルとし、その後に該入力信号がＨ
レベルとなるまで前記同期信号出力回路の出力状態を保
持せしめるタイマとを設けてなる ことを特徴とするデジタル位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61058295A JPH07120943B2 (ja) | 1986-03-18 | 1986-03-18 | デジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61058295A JPH07120943B2 (ja) | 1986-03-18 | 1986-03-18 | デジタル位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62216526A JPS62216526A (ja) | 1987-09-24 |
| JPH07120943B2 true JPH07120943B2 (ja) | 1995-12-20 |
Family
ID=13080226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61058295A Expired - Fee Related JPH07120943B2 (ja) | 1986-03-18 | 1986-03-18 | デジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120943B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52104856A (en) * | 1976-02-27 | 1977-09-02 | Fujitsu Ltd | Phase synchronization |
-
1986
- 1986-03-18 JP JP61058295A patent/JPH07120943B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62216526A (ja) | 1987-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |