JPS63258022A

JPS63258022A - 半導体装置の製造方法

Info

Publication number: JPS63258022A
Application number: JP62092678A
Authority: JP
Inventors: Akira Kanzawa; 公神澤; Eiji Ikemoto; 池本　英二
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1987-04-15
Filing date: 1987-04-15
Publication date: 1988-10-25
Also published as: JPH0577287B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野この発明は、半導体装置の製造方法に関し、詳しく言え
ば、エツチング処理の改良に関する。

（ロ）従来の技術エツチングは、被エツチング層より不要な部分を除去す
る技術として、各種半導体装置の製造において、大きな
役割を果している。このエツチング技術としては、従来
よりウェットエツチング、プラズマエツチングが用いら
れている。しかし、これらのエツチング技術は、等方性
のエンチングであり、パターンの微細化（例えばＩＭＢ
のメモリチップ）には追従できない。

そこで、微細加工を可能とするエツチング技術として、
反応性イオンエツチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ　
Ｉｏｎ　Ｅｔｃｈｉｎｇ　）　、イオンビームｘ　７チ
ングが開発された。これらのエツチング技術は、イオン
の入射方向にエツチングが進む、いわゆる異方性のエツ
チングであり、微細な加工を可能とするものである。第
３図及び第４図は、ＲＩＥを適用したエツチング例を示
している。

第３図は、シリコン（Ｓｉ）基板２１上に形成された二
酸化ケイ素（ＳｉＯ□）絶縁層２２に、コンタクトホー
ル２６を形成する場合を示している。

まず、Ｓｉｎ、絶縁層２２上に均一にホトレジスト２３
を塗布し、これをホトマスク（図示せず）を使用して露
光・現像し、コンタクトホールに対応する部分２３ａの
ホトレジストを除去する〔第３図（ａ）参照〕。

次に、Ｉ？ＩＥを施して、Ｓｉｎ、絶縁層２２にコンタ
クトホール２６を形成する〔第３図ら）参照〕。コンタ
クトホール２６は、ＲＩＥの異方性により、内面２６ａ
の垂直に切立ったシャープな形状となっている。

第４図は、絶縁層３３上に配線３４ａをパクーニング形
成する場合を示している。まず、絶縁層３３上に全面に
亘りアルミニウム（Ａｊり！３４をスパタリングにより
形成する。そして、Ａｌｆｉ３４上にホトレジスト層を
形成し、これを先と同様ホトマスク（図示せず）を使用
して露光・現像し、配線３４ａを形成したい部分にのみ
ホトレジスト層３５を残す〔第４図（ａ）参照〕。

そして、ＲＩＥにより、配線３４ａを残してＡＮ層３４
を除去する〔第４図（ロ）参照〕。この場合も、ＲＩＥ
の異方性のため、配線３４ａの断面形状は側面の切立っ
たシャープなものとなる。

（ハ）発明の解決しようとする問題点異方性エツチングは、上述のようにシャープな加工が行
え、パターンの微細化を可能とすることができる反面、
加工のシャープさの故に以下のような不都合が生じる。

第３図に示す、コンタクトホール２６の場合には、配線
′２７を形成した時に、コンタクトホール２６内面２６
ａが垂直に切立つ段となっているため、この段で配線２
７が途切れる、すなわちステップカバレッジが低下する
不都合があった〔第３図（Ｃ）参照〕。

第４図に示す場合には、配線３４ａの断面形状が垂直に
切立っているため、ステップカバレッジが問題になると
共に、上層の絶縁１！ｆ３７を形成した時に配線３４ａ
のエツジｅにより、上層絶縁層３７にクランクＣが生じ
る〔第４図（Ｃ）参照〕。クラックＣ生じると、洗浄の
際に水が、このクランクＣより浸入し、半導体装置の信
頼性が低下する不都合があった。

この発明は、上記に鑑みなされたものであり、ステップ
カバレッジの向上及び上層のクランクの防止を可能とす
る半導体装置の製造方法の提供を目的としている。

（ニ）問題点を解決するための手段この発明の半導体装置の製造方法は、被エツチング層表
面にホトレジスト層を形成し、このホトレジスト層をホ
トマスクを使用して露光し、この露光されたホトレジス
ト層を現像して、これを部分的に除去してパターンづけ
し、被エツチング層に異方性エツチングを施す方法にお
いて、前記露光は２回に分けて行い、前記ホトレジスト
層のパターン境界部には、前記２回の露光の内の１回だ
けを行うものである。

（ホ）作用この発明の半導体装置の製造方法において、゛ホトレジ
スト層のパターン境界部は完全には露光していないから
、ホトレジスト層を現像した時に完全に露光した部分（
又は全く露光していない部分）とは反応速度が異なり、
パターン境界部にはホトレジストの一部が残ることとな
る。即ち、パターン境界部においては、ホトレジストの
層厚が徐々に変化するテーパ状となる。

この状態で被エツチング層に異方性エツチングを施すと
、パターン境界部においては、ホトレジストのテーパ形
状に倣ってエツチングされる。そして、被エツチング層
のパターン境界部もテーパ形状となり、又そのエツジを
鈍角にすることが可能となる。従って、ステップカバレ
ッジの向上及び上層のクラック防止が可能となる。

（へ）実施例〈実施例１〉この発明の第１実施例を第１図に基づいて以下に説明す
る。

この第１実施例は、シリコン（Ｓｉ）基板１表面に形成
されたＳｉＯ□絶縁層（被エツチング層）２に、コンタ
クトホール６を本発明方法を適用して形成する例を示し
ている。このＳｉｎ、絶縁層表面２ａには、まずホトレ
ジスト層３が形成される。ホトレジストは、ポジ型、ネ
ガ型のいずれでもよいが、本実施例では、ポジ型レジス
トを使用している。

このホトレジスト層３は、まず第１のホトマスク４を使
用して、５０％だけ紫外線露光される〔第１図（ａ）参
照〕。ホトマスク４は、ＳｉＯ□絶縁層２のコンタクト
ホール形成部２ｂ上に、透光部４ａを有している。透光
部４ａを透過した紫外線は、コンタクトホール形成部２
ｂ直上のホトレジスト層３の一部３ａに、５０％の感光
反応を生じさせる。

さらに、ホトレジスト層３は、第２のホトマスク５を使
用して、残りの５０％紫外線露光される〔第１図（ｂ）
参照〕。ホトマスク５の透光部５ａは、ホトマスク４の
透光部４ａよりも透光面積が小さくされる。透光部５ａ
を透過した紫外線は、ホトレジスト層３の一部３ｂに５
０％の感光反応を生じさせる。この３ｂの部分は、前記
３ａの部分の一部であり、３ｂの部分は１００％露光さ
れたことになる。また、３ａの部分に属するが、３ｂの
部分には属さない部分（パターン境界部）３ｃは、５０
％だけ露光されたことになる。

２回の露光の終了したホトレジストＮ３は、現像される
。ホトレジスト層３の３ｂ部分は、１００％感光してい
るため、完全になくなり、ＳｉＯ２絶縁層表面２ａが露
出する〔第１図（Ｃ）参照〕。

また、３ｃ部分は、５０％だけ露光しているため、３ｂ
の部分よりも現像反応速度が遅く、ホトレジストが残り
、上方に拡がるテーバ３ｄが形成される。

続いて、ＲＩＥが施され、コンタクトホール６がＳｉＯ
□絶縁層２に形成される〔第１図（ｄ）参照〕。ＲＩＥ
の反応ガスとしては、三フッ化メタン（ＣＨＦｚ　）等
が使用される。このコンタクトホール６の内面６ａは、
ホトレジストテーバ部３ｄに対応するテーバ状となる。

さらに第１図（ｄ）には、Ｓｉｎ、絶縁層表面２ａに形
成される配線７を示している。この配線７は、アルミニ
ウム（Ａりよりなり、スパッタリングにより形成される
。コンタクトホール内面６ａは、テーバ状であるので、
この内面６ａにもアルミニウム（Ａりがよく付着し、配
線７が切れることはない。

〈実施例２〉この発明の第２の実施例を第２図に基づいて説明する。

この第２実施例は、ＭＯＳ−ＩＣのゲート電極形成（ポ
リシリコン配線）に本発明を適用したものである。Ｓｉ
基板１２表面には、ＳｉＯ□膜１３　ａ、　　１３　ｂ
、　　１３　ｃが形成されており、またＳｉ基板１２表
面の一部は、ソース拡散層１２ａ、ドレイン拡１１ｔｌ
　１２　ｂとされている〔第２図（ａ）参照〕。

上述のＳｉ基板１２には、ＣＶ　Ｄ　（ｃｈｅｍｉｃａ
ｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）により、表面
全体に亘り、ポリシリコン層１４が形成される。ポリシ
リコン層１４上には、さらにポジ形ホトレジストよりな
るホトレジスト層１５が、塗布形成される。

このＳｔ基板１２上には、ホトマスク１６が置かれて紫
外線が照射され、ホトレジスト層１５が５０％露光され
る。ホトマスク１６の遮光部１６ａの幅Ｗ１は、Ｓ　ｉ
ｏｚ　ｊ！ｉｆ　３　ｂの幅Ｗ２より小さくされている
。この遮光部１６ａは、Ｓｉｎ。

膜１３ｂ上に位置するが、１回目の露光では第２図（ａ
）紙面右寄りとされる。

続いて、２Ｉｉ２ｉ目の露光が行われるが、これに先立
ちホトマスク１６を第２図（ｂ）紙面左方向に動かし、
遮光部１６ａが、Ｓｉｎ、層１３ｂ直上左寄りに位置す
るようにされる。そして、紫外線を照射して、ホトレジ
スト層１５を残り５０％露光させる。

第２図（Ｃ）は、ホトレジスト層１５を現像した後の状
態を示す。ポリシリコン層１４上で、ＳｉＯ２膜１３ｂ
直上には、ホトレジスト１５ａが残留する。ホトレジス
ト１５ａの中心部１５ａａは、全く露光されていないた
め、均一な厚さで残る。

しかし、ホトレジスト１５ａの側°部（パターン境界部
）１５ａｂ、１５ａｂは、それぞれ１回露光されており
５０％感光している。このため、側部１５ａｂ、１５ａ
ｂは現像反応の速度が遅く、テーパ状となり、ホトレジ
スト１５ａの断面形状は、全体として上辺の短い台形と
なる。

第２図（Ｃ）に示す状態のＳｉ基板１２に、ＲＩＥを施
すと、Ｓ　ｉ　Ｏｚ　層１３　ｂの上に、断面形状が上
辺の短い台形状のポリシリコン配線１４ａが残される〔
第２図（ｄ）参照〕。Ｓｉ基板１２上には、リンガラス
（ＰＳＧ）層１７が形成される。ポリシリコン配線１４
ａの断面形状は、台形であり、ＰＳＧ層１７により側面
１４ａａも十分に被覆される。また、ポリシリコン配線
１４ａのエツジｅ１ｅは鈍角となり、ＰＳＧｆｌ１７に
クラックのはいるおそれはない。

ＰＳＧ層１７上には、Ａ２配ｖＡ１８ａ、１８ｂ。

１８ｃが形成される。これらＡｌ配！Ｊ１８ａ、１８ｂ
、１８ｃは、それぞれソース拡散層１２ａ、ポリシリコ
ン配線１４ａ、ドレイン拡散層１２ｂにコンタクトして
いる。

なお、上記第１、第２の実施例では、異方性エツチング
として、ＲＩＥを行っているが、イオンビームエツチン
グを行ってもよい。

また、上記第１、第２の実施例では、ホトレジストｊｆ
ｆｌの露光に、紫外線を使用しているが、遠紫外線やＸ
線を使用してもよく、適宜変更可能である。

（ト）発明の詳細な説明したように、この発明の半導体装置の製造方法は
、被エツチング層のパターン境界部にテーパを形成する
ものであるから、ステップカバレッジを向上できると共
に、上層絶Ｓｋｉのクランクを防止できる利点を有して
いる。

【図面の簡単な説明】

第１図（ａ）、第１図ｒｂ＞、第１図（Ｃ）及び第１図
（ｄ）　４；ｔ、それぞれこの発明の第１の実施例を説
明するためのシリコン基板の要部断面図、第２図（ａ）
、第２図［有］）、第２図（Ｃ）及び第２図（ｄ）は、
それぞれこの発明の第２の実施例を説明するためのシリ
コン基板の要部断面図、第３図（ａ）、第３図（ｂ）及
び第３図（Ｃ）は、それぞれ従来技術を説明するための
シリコン基板の要部断面図、第４図（ａ）、第４図（ロ
）及び第４図（Ｃ）は、それぞれ他の従来技術を説明す
るための要部断面図である。２：５ｉＣｈ絶縁層、３・１５：ホトレジスト層。４・５・１６：ホトマスク。６：コンタクトホール。１４ａ：ポリシリコン配線。特許出願人　　　　　　　　ローム株式会社代理人　　
　　　弁理士　　中　村　茂　信第３図（σ）第３図（ｂ）第４図（Ｃ）第４図＜ｂ＞

Claims

【特許請求の範囲】

（１）被エッチング層表面にホトレジスト層を形成し、
このホトレジスト層をホトマスクを使用して露光し、こ
の露光されたホトレジスト層を現像し、これを部分的に
除去してパターンづけし、被エッチング層に異方性エッ
チングを施す半導体装置の製造方法において、前記露光は、２回に分けて行い、前記ホトレジスト層の
パターン境界部には、これら２回の露光の内の１回だけ
を行うことを特徴とする半導体装置の製造方法。
（２）前記２回の露光には、互いにパターン境界部の異
なる１対のホトマスクをそれぞれ使用する特許請求の範
囲第１項記載の半導体装置の製造方法。
（３）前記２回の露光は、いずれも同じホトマスクを使
用し、２回目の露光時には、１回目の露光時の位置より
ホトマスクを微小距離ずらす特許請求の範囲第１項記載
の半導体装置の製造方法。