JPS6325954A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6325954A JPS6325954A JP61169126A JP16912686A JPS6325954A JP S6325954 A JPS6325954 A JP S6325954A JP 61169126 A JP61169126 A JP 61169126A JP 16912686 A JP16912686 A JP 16912686A JP S6325954 A JPS6325954 A JP S6325954A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置及びその製造方法に関し、特に突起
電極を有する半導体装置及びその製造方法に関する。
電極を有する半導体装置及びその製造方法に関する。
最近、半導体装置の高密度実装のためやごく最近のカー
ド用ＩＣの薄型１ヒのために、従来のワイヤーボンディ
ングに代り、テープ自動ボンディング（ＴＡＢ）の技術
が使用されてきている。このために、半導体ウェーハプ
ロセスでは、ＩＣチップのボンディング領域に突起電極
（以降バンブと称す）を設ける方式が一般的となってい
る。
ド用ＩＣの薄型１ヒのために、従来のワイヤーボンディ
ングに代り、テープ自動ボンディング（ＴＡＢ）の技術
が使用されてきている。このために、半導体ウェーハプ
ロセスでは、ＩＣチップのボンディング領域に突起電極
（以降バンブと称す）を設ける方式が一般的となってい
る。
第４図は従来の半導体装置の一例の断面図である。
この従来例は、シリコン基板１上に内部の半導体素子と
接続したＡｆｆ電極３を設け、その上にＡ２電極３上に
開孔部を有する絶縁膜２を設け、開孔部と開孔部周辺の
絶縁膜２とを覆うように金属層４″、５″、６″及びパ
ン１８″を積層するように設け、金属層４″、５″、６
′″及びパン１８″の側面を覆うようにポリイミド膜９
″を設けた構造をしている。
接続したＡｆｆ電極３を設け、その上にＡ２電極３上に
開孔部を有する絶縁膜２を設け、開孔部と開孔部周辺の
絶縁膜２とを覆うように金属層４″、５″、６″及びパ
ン１８″を積層するように設け、金属層４″、５″、６
′″及びパン１８″の側面を覆うようにポリイミド膜９
″を設けた構造をしている。
第５図（ａ）〜（ｇ）は従来の半導体装置の製造方法の
一例を説明するための半導体チップの断面図である。
一例を説明するための半導体チップの断面図である。
この例はまず、第５図（ａ）に示すように、シリコン基
板１上のボンディング領域の絶縁膜２をホトエツチング
法により開孔し、ボンディング領域のＡｆ電極３表面を
露出させる。
板１上のボンディング領域の絶縁膜２をホトエツチング
法により開孔し、ボンディング領域のＡｆ電極３表面を
露出させる。
次に、第５図（ｂ）に示すように、Ａｅ電極３との接着
用の金属Ｎ４″、中間にあって障壁用となる金属層５″
及びめっき法で形成されるバンブと直接接する金属層６
″例えば金を全面に連続的に被着する。
用の金属Ｎ４″、中間にあって障壁用となる金属層５″
及びめっき法で形成されるバンブと直接接する金属層６
″例えば金を全面に連続的に被着する。
次に、第５図（Ｃ）に示すように、ホトレジスト７″を
所定のパターンでバンブを形成しようとしている開孔部
を除いて形成する。
所定のパターンでバンブを形成しようとしている開孔部
を除いて形成する。
この後、第５図（ｄ）に示すように、ホトレジスト７″
を保護膜として金あるいは銅のめっきを施し、所望の高
さの金属のパン１８″を形成する。
を保護膜として金あるいは銅のめっきを施し、所望の高
さの金属のパン１８″を形成する。
次に、第５図（ｅ）に示すように、不要となったホトレ
ジスト７″を除去した後、金属層６″、金属層５″及び
第１の金属層４″を順次エツチングし、バンブを形成す
る。
ジスト７″を除去した後、金属層６″、金属層５″及び
第１の金属層４″を順次エツチングし、バンブを形成す
る。
この後、通常は素子表面の保護とボンディング時の機械
的衝撃やストレスを吸収する目的で第５図（ｆ）に示す
ように、ポリイミド膜９″をバンブを覆うように半導体
チップの表面に形成する。
的衝撃やストレスを吸収する目的で第５図（ｆ）に示す
ように、ポリイミド膜９″をバンブを覆うように半導体
チップの表面に形成する。
次に、第５図（ｇ＞に示すように、パン１８″の上部を
開孔したホトレジスト１０″を形成する。
開孔したホトレジスト１０″を形成する。
最後に、ホトレジスト１０″をマスクとしてポリイミド
膜９″をエツチングした後ホトレジスト１０″を除去す
れば、第４図に示すような、従来の半導体装置の一例が
できる。
膜９″をエツチングした後ホトレジスト１０″を除去す
れば、第４図に示すような、従来の半導体装置の一例が
できる。
上述した従来の半導体装置及びその製造方法では、第１
の導体層であるＡＩ！電極上に開孔部を有する絶縁膜表
面に直接接着用の第２の導体層、障壁用の第３の導体層
を含む複数の導体層を積層するので、その導体層に使う
金属の種類がパターニングするためのエツチング等の条
件によって非常に限られるという欠点がある。例えばｐ
ｔ３第３の導体層に使用する場合には、湿式エツチング
によってパターニングするには熱王水を使うので適当な
保護マスクが無く、イオンミリングあるいは最近の反応
性イオンエツチング等の一般的な乾式エツチングではシ
リコン基板上に半導体素子を形成する過程で生じる種々
の段差部にエツチングされた白金が再付着して短絡不良
を起すので、ｐｔを含むＴｉ−Ｐｔ−Ａｕ三層によって
構成される複数の導体層を使うことができないという欠
点がある。
の導体層であるＡＩ！電極上に開孔部を有する絶縁膜表
面に直接接着用の第２の導体層、障壁用の第３の導体層
を含む複数の導体層を積層するので、その導体層に使う
金属の種類がパターニングするためのエツチング等の条
件によって非常に限られるという欠点がある。例えばｐ
ｔ３第３の導体層に使用する場合には、湿式エツチング
によってパターニングするには熱王水を使うので適当な
保護マスクが無く、イオンミリングあるいは最近の反応
性イオンエツチング等の一般的な乾式エツチングではシ
リコン基板上に半導体素子を形成する過程で生じる種々
の段差部にエツチングされた白金が再付着して短絡不良
を起すので、ｐｔを含むＴｉ−Ｐｔ−Ａｕ三層によって
構成される複数の導体層を使うことができないという欠
点がある。
又、この従来例のようにバンブの側面をポリイミド膜で
覆った構造では、ホトリソグラフィー工程中の百合せず
れや、ポリイミド膜のエツチング時のアンダーカット等
によりポリイミド膜をバンブの側面に接して安定に形成
することが非常に困難であり、これらに起因するボンデ
ィング不良等によって製造歩留りが低下するという欠点
もある。
覆った構造では、ホトリソグラフィー工程中の百合せず
れや、ポリイミド膜のエツチング時のアンダーカット等
によりポリイミド膜をバンブの側面に接して安定に形成
することが非常に困難であり、これらに起因するボンデ
ィング不良等によって製造歩留りが低下するという欠点
もある。
本発明の目的は、半導体基板上の第１の導体層とバンブ
との間をつなぐ複数の導体層として種々の金属が使えて
しかもポリイミド膜がバンブの側面に安定に接して形成
でき製造歩留りの高い半導体装置及びその製造方法を提
供することにある。
との間をつなぐ複数の導体層として種々の金属が使えて
しかもポリイミド膜がバンブの側面に安定に接して形成
でき製造歩留りの高い半導体装置及びその製造方法を提
供することにある。
本発明の半導体装置は、半導体素子が形成さている半導
体基板上に前記半導体素子と接続した第１の導体層を設
け、該第１の導体層を覆いかつ前記第１の導体層上の所
定の位置にコンタクト用の窓を有する絶縁性の第１の膜
と樹脂性の第２の膜との積層膜を設け、該積層膜の前記
窓と前記樹脂性の第２の膜の前記窓周辺とを覆うように
所定のパターンで前記第１の導体層との接着用の第２の
導体層と障壁用の第３の導体層とを少くとも含む複数の
導体層を設け、該複数の導体層上に突起電極を設けて成
る。
体基板上に前記半導体素子と接続した第１の導体層を設
け、該第１の導体層を覆いかつ前記第１の導体層上の所
定の位置にコンタクト用の窓を有する絶縁性の第１の膜
と樹脂性の第２の膜との積層膜を設け、該積層膜の前記
窓と前記樹脂性の第２の膜の前記窓周辺とを覆うように
所定のパターンで前記第１の導体層との接着用の第２の
導体層と障壁用の第３の導体層とを少くとも含む複数の
導体層を設け、該複数の導体層上に突起電極を設けて成
る。
本発明の半導体装置の製造方法は、半導体素子が形成さ
れた半導体基板上に前記半導体素子と接続した第１の導
体層を形成する工程と、前記第１の導体層を覆いかつ前
記第１の導体層上の所定の位置にコンタクト用の窓を有
する絶縁性の第１の膜と樹脂性の第２の膜との積層膜を
形成する工程と、前記積層膜の前記窓と前記樹脂性の第
２の膜の前記窓周辺とを覆うように前記第１の導体層と
の接着用の第２の導体層と障壁用の第３の導体層とを少
くとも含む複数の導体層とを順次積層する工程と、前記
複数の導体層上に前記窓を囲むような開孔部を有するホ
トレジスト膜を形成する工程と、該ホトレジスト膜の開
孔部を覆うように突起電極を形成する工程と、前記ホト
レジスト膜を除去した後に前記突起電極をマスクとして
前記複数の導体層を除去する工程とを含んで構成される
。
れた半導体基板上に前記半導体素子と接続した第１の導
体層を形成する工程と、前記第１の導体層を覆いかつ前
記第１の導体層上の所定の位置にコンタクト用の窓を有
する絶縁性の第１の膜と樹脂性の第２の膜との積層膜を
形成する工程と、前記積層膜の前記窓と前記樹脂性の第
２の膜の前記窓周辺とを覆うように前記第１の導体層と
の接着用の第２の導体層と障壁用の第３の導体層とを少
くとも含む複数の導体層とを順次積層する工程と、前記
複数の導体層上に前記窓を囲むような開孔部を有するホ
トレジスト膜を形成する工程と、該ホトレジスト膜の開
孔部を覆うように突起電極を形成する工程と、前記ホト
レジスト膜を除去した後に前記突起電極をマスクとして
前記複数の導体層を除去する工程とを含んで構成される
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体装置の第１の実施例の四面図で
ある。
ある。
この第１の実施例は、半導体素子を形成したシリコン基
板１上に半導体素子と接続したＡｌ電極３を設け、Ａｅ
電極３の所定の位置に開孔部を有しかつＡＩ！電極３と
シリコン基板１とを覆うように絶縁膜２を設け、絶縁膜
２の開孔部より狭いＡｌ電極３のコンタクト用の窓を有
しかつ絶縁膜２を覆うようにポリイミド膜９を設け、コ
ンタクト用の窓及び窓周辺のポリイミド膜９を覆うよう
にＡＪ？電ｆ！３との接着用の金属層４、障壁用の金属
層５及びバンブと直接接する金属層６の３層を積層した
複数の金属層を設け、金属層４，５及び６の上にバンブ
８を設けた構造をしている。
板１上に半導体素子と接続したＡｌ電極３を設け、Ａｅ
電極３の所定の位置に開孔部を有しかつＡＩ！電極３と
シリコン基板１とを覆うように絶縁膜２を設け、絶縁膜
２の開孔部より狭いＡｌ電極３のコンタクト用の窓を有
しかつ絶縁膜２を覆うようにポリイミド膜９を設け、コ
ンタクト用の窓及び窓周辺のポリイミド膜９を覆うよう
にＡＪ？電ｆ！３との接着用の金属層４、障壁用の金属
層５及びバンブと直接接する金属層６の３層を積層した
複数の金属層を設け、金属層４，５及び６の上にバンブ
８を設けた構造をしている。
第２図は本発明の半導体装置の第２の実施例の断面図で
ある。
ある。
第２の実施例は、シリコン基板１上にＡ！！電極３と絶
縁膜２とを設けるところまでは上述の第１の実施例と同
じであるが、絶縁膜２より上が、絶縁膜２の開孔部を囲
むように大きく開孔したポリイミド膜９′を絶縁膜２上
に設け、絶縁膜２の開孔部をコンタクト用の窓としてそ
の窓と窓周辺の絶縁膜２及びポリイミド膜９′とを覆う
ように積層した金属層４′、５’及び６′を設け、金属
層４′、５′及び６′の上にパン１８′を設けた構造に
なっている。
縁膜２とを設けるところまでは上述の第１の実施例と同
じであるが、絶縁膜２より上が、絶縁膜２の開孔部を囲
むように大きく開孔したポリイミド膜９′を絶縁膜２上
に設け、絶縁膜２の開孔部をコンタクト用の窓としてそ
の窓と窓周辺の絶縁膜２及びポリイミド膜９′とを覆う
ように積層した金属層４′、５’及び６′を設け、金属
層４′、５′及び６′の上にパン１８′を設けた構造に
なっている。
第３図（ａ）〜（ｇ＞は本発明の半導体装置の製造方法
の一実施例を説明するための工程順に示した半導体チッ
プの断面図である。
の一実施例を説明するための工程順に示した半導体チッ
プの断面図である。
この実施例は、先ず、第３図（ａ＞に示すように、シリ
コン基板１上に形成されかつ半導体素子と接続したＡＩ
！電極３上の所定の位置の絶縁膜２を通常のエツチング
法により開孔し、Ａｌ電極３の表面を露出する。
コン基板１上に形成されかつ半導体素子と接続したＡＩ
！電極３上の所定の位置の絶縁膜２を通常のエツチング
法により開孔し、Ａｌ電極３の表面を露出する。
次に、第３図（ｂ）に示すように、ポリイミド膜９を回
転塗布法により全面に形成し、適当な熱処理によってキ
ュアされた後、コンタクト用の窓に相当する開孔部をも
つようにホトレジストを通常のホトリソグラフィプロセ
スにより形成する。
転塗布法により全面に形成し、適当な熱処理によってキ
ュアされた後、コンタクト用の窓に相当する開孔部をも
つようにホトレジストを通常のホトリソグラフィプロセ
スにより形成する。
次に、第３図（Ｃ）に示すように、ホトレジスト膜をマ
スクとしてポリイミド膜９をエツチングした後、不要と
なったホトレジスト７を除去する。
スクとしてポリイミド膜９をエツチングした後、不要と
なったホトレジスト７を除去する。
次に、第３図（ｄ）に示すように、Ａ／電極との接着用
の金属層４、障壁用の金属層５及びバンブと直接接する
金属層６を全面に連続的に堆積する。この実施例では、
三層の金属層を使用する例をあげているが、勿論二層の
金属層でも良い。
の金属層４、障壁用の金属層５及びバンブと直接接する
金属層６を全面に連続的に堆積する。この実施例では、
三層の金属層を使用する例をあげているが、勿論二層の
金属層でも良い。
次に、第３図（ｅ）に示すように、コンタクト用の窓を
囲むような開孔部を有するホトレジスト１０を形成する
。
囲むような開孔部を有するホトレジスト１０を形成する
。
次に、第３図（ｆ）に示すように、ホトレジスト１０を
保護膜として金あるいは銅等のバンプ８をめっき法で形
成する。
保護膜として金あるいは銅等のバンプ８をめっき法で形
成する。
次に、第３図（ｇ）に示すように、ホトレジスト１０を
除去する。
除去する。
最後に、露出した部分の金属層６．５及び４を順次除去
すれば、第１図に示すような本発明の半導体装置の第１
の実施例ができる。
すれば、第１図に示すような本発明の半導体装置の第１
の実施例ができる。
以上説明したように本発明は、ポリイミド膜をバンプ下
の複数の金属層を積層した導体層の下に形成するので、
導体層のエツチングの時に、半導体チップの表面を保護
すると共に段差のある部分が均らされ、乾式エツチング
時の段差部への再付着の問題が無くなって乾式エツチン
グが使えるようになり、導体層としてＴｉ−Ｐｔ−Ａｕ
の三層は勿論Ｃｒ−Ｃｕ−Ａｕ三層、Ｔ ｉ −Ｐ ｄ
−Ａ ｕ三層、Ｔｉ−Ｃｕ−Ａｕ三層各種の組合せよ
る導体層が幅広く使えるようになるという効果がある。
の複数の金属層を積層した導体層の下に形成するので、
導体層のエツチングの時に、半導体チップの表面を保護
すると共に段差のある部分が均らされ、乾式エツチング
時の段差部への再付着の問題が無くなって乾式エツチン
グが使えるようになり、導体層としてＴｉ−Ｐｔ−Ａｕ
の三層は勿論Ｃｒ−Ｃｕ−Ａｕ三層、Ｔ ｉ −Ｐ ｄ
−Ａ ｕ三層、Ｔｉ−Ｃｕ−Ａｕ三層各種の組合せよ
る導体層が幅広く使えるようになるという効果がある。
又、バンプ側面の下の部分にポリイミド膜が接して設け
られているので、これがボンディング時の機械的及び熱
的衝撃やストレスを緩和し、ボンディング剥れ不良を防
止すると共に従来のようにポリイミド膜をバンプの側面
全体に接して形成するような場合に問題となっていた目
金せずれやアンダーカットによる製造歩留りの低下がほ
とんど起こらないという効果もある。
られているので、これがボンディング時の機械的及び熱
的衝撃やストレスを緩和し、ボンディング剥れ不良を防
止すると共に従来のようにポリイミド膜をバンプの側面
全体に接して形成するような場合に問題となっていた目
金せずれやアンダーカットによる製造歩留りの低下がほ
とんど起こらないという効果もある。
の第１及び第２の実施例の断面図、第３図（ａ）〜（ｇ
）は本発明の半導体装置の製造方法の一実施例を説明す
るための工程順に示した半導体チップの断面図、第４図
は従来の半導体装置の一例の断面図、第５図（ａ）〜（
ｇ）は従来の半導体装置の製造方法の一例を説明するた
めの半導体チップの断面図である。
）は本発明の半導体装置の製造方法の一実施例を説明す
るための工程順に示した半導体チップの断面図、第４図
は従来の半導体装置の一例の断面図、第５図（ａ）〜（
ｇ）は従来の半導体装置の製造方法の一例を説明するた
めの半導体チップの断面図である。
１・・・シリコン基板、２・・・絶縁膜、３・・・ＡＩ
！電極、４．４’、４”、５．５’ 、５″、６．６”
、６“・・・金属層、７，７″・・・ホトレジスト、８
，８′、８″・・・バンプ、９．９’ 、９“・・・ポ
リイミド膜、１０．１０″・・・ホトレジスト。
！電極、４．４’、４”、５．５’ 、５″、６．６”
、６“・・・金属層、７，７″・・・ホトレジスト、８
，８′、８″・・・バンプ、９．９’ 、９“・・・ポ
リイミド膜、１０．１０″・・・ホトレジスト。
Claims (2)
- （１）半導体素子が形成さている半導体基板上に前記半
導体素子と接続した第１の導体層を設け、該第１の導体
層を覆いかつ前記第１の導体層上の所定の位置にコンタ
クト用の窓を有する絶縁性の第１の膜と樹脂性の第２の
膜との積層膜を設け、該積層膜の前記窓と前記樹脂性の
第２の膜の前記窓周辺とを覆うように所定のパターンで
前記第１の導体層との接着用の第２の導体層と障壁用の
第３の導体層とを少くとも含む複数の導体層を設け、該
複数の導体層上に突起電極を設けたことを特徴とする半
導体装置。 - （２）半導体素子が形成された半導体基板上に前記半導
体素子と接続した第１の導体層を形成する工程と、前記
第１の導体層を覆いかつ前記第１の導体層上の所定の位
置にコンタクト用の窓を有する絶縁性の第１の膜と樹脂
性の第２の膜との積層膜を形成する工程と、前記積層膜
の前記窓と前記樹脂性の第２の膜の前記窓周辺とを覆う
ように前記第１の導体層との接着用の第２の導体層と障
壁用の第３の導体層とを少くとも含む複数の導体層とを
順次積層する工程と、前記複数の導体層上に前記窓を囲
むような開孔部を有するホトレジスト膜を形成する工程
と、該ホトレジスト膜の開孔部を覆うように突起電極を
形成する工程と、前記ホトレジスト膜を除去した後に前
記突起電極をマスクとして前記複数の導体層を除去する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61169126A JPH0732157B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61169126A JPH0732157B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6325954A true JPS6325954A (ja) | 1988-02-03 |
| JPH0732157B2 JPH0732157B2 (ja) | 1995-04-10 |
Family
ID=15880761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61169126A Expired - Lifetime JPH0732157B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732157B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276647A (ja) * | 1988-04-27 | 1989-11-07 | Casio Comput Co Ltd | 半導体装置の電極形成方法 |
| JPH02125621A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 半導体装置のバンプ電極形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850756A (ja) * | 1981-09-19 | 1983-03-25 | Ricoh Elemex Corp | バンプ形成方法 |
-
1986
- 1986-07-17 JP JP61169126A patent/JPH0732157B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850756A (ja) * | 1981-09-19 | 1983-03-25 | Ricoh Elemex Corp | バンプ形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276647A (ja) * | 1988-04-27 | 1989-11-07 | Casio Comput Co Ltd | 半導体装置の電極形成方法 |
| JPH02125621A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 半導体装置のバンプ電極形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732157B2 (ja) | 1995-04-10 |
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