JPS6326026A - エミツタ結合型論理回路 - Google Patents
エミツタ結合型論理回路Info
- Publication number
- JPS6326026A JPS6326026A JP16910186A JP16910186A JPS6326026A JP S6326026 A JPS6326026 A JP S6326026A JP 16910186 A JP16910186 A JP 16910186A JP 16910186 A JP16910186 A JP 16910186A JP S6326026 A JPS6326026 A JP S6326026A
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- Japan
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- diode
- load resistor
- level shift
- load
- collectors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000010168 coupling process Methods 0.000 title 1
- 238000005859 coupling reaction Methods 0.000 title 1
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエミッタ結合型訣思回路に関し、特に５ Ｑ
Ｑ ＭＨｚ以上の高い周波舷領域で高い電圧利得くン を得るに好適なエミッタ結合型論理回路に関する。
Ｑ ＭＨｚ以上の高い周波舷領域で高い電圧利得くン を得るに好適なエミッタ結合型論理回路に関する。
従来、この種のエミッタ結合型論理回路としては、第２
図に示すように差動増幅器をなす２個のトランジスタ１
０．１１のコレクタに接続されている２個の負荷抵抗１
２．１３は片側が共通で、電源よ＃）順方向接続された
レベルシフト・ダイオード８．９を介して電源端子１に
接続されている回路が使用されていた。第２図において
、レベルシフト・ダイオード８．９を負荷抵抗１２．１
３と電源端子１の間に挿入し、負荷抵抗１２．１３の共
通側電位を電源電圧よシダイオードの順方向電圧分低く
設定することで、差動対トランジスタ１０．１１のコレ
クタから取シ出される出力信号の次段へのレベルシフト
を行なう。
図に示すように差動増幅器をなす２個のトランジスタ１
０．１１のコレクタに接続されている２個の負荷抵抗１
２．１３は片側が共通で、電源よ＃）順方向接続された
レベルシフト・ダイオード８．９を介して電源端子１に
接続されている回路が使用されていた。第２図において
、レベルシフト・ダイオード８．９を負荷抵抗１２．１
３と電源端子１の間に挿入し、負荷抵抗１２．１３の共
通側電位を電源電圧よシダイオードの順方向電圧分低く
設定することで、差動対トランジスタ１０．１１のコレ
クタから取シ出される出力信号の次段へのレベルシフト
を行なう。
次に、ダイオードを使用しないで５人カ信号を増幅し、
レベルシフトする回路例を第３図に示す。
レベルシフトする回路例を第３図に示す。
この回路は、負荷抵抗１２．１３の抵抗値を、所定の出
力電圧になるように、差動対トランジスタ１０．１１が
飽和しない範囲内で設定し、Ｍ原電圧よシその抵抗によ
る電圧降下分だけ低い直流電位の出力信号を取シ出して
いた。
力電圧になるように、差動対トランジスタ１０．１１が
飽和しない範囲内で設定し、Ｍ原電圧よシその抵抗によ
る電圧降下分だけ低い直流電位の出力信号を取シ出して
いた。
上述した従来のエミッタ結合型論理回路において、電圧
利得を上げ、又レベルシフトをし：うとすると、負荷抵
抗の抵抗値を増加させれば良いが差動対トランジスタを
飽和させないためにはおのずと抵抗値の上限は制約を受
けて十分にレベルシフトを行えないし、半導体集積回路
化した場合抵抗値を大きくすると半導体基板上で抵抗面
積が増大し、浮遊容量が増し、周波数特□性を劣化させ
るという欠点がある。
利得を上げ、又レベルシフトをし：うとすると、負荷抵
抗の抵抗値を増加させれば良いが差動対トランジスタを
飽和させないためにはおのずと抵抗値の上限は制約を受
けて十分にレベルシフトを行えないし、半導体集積回路
化した場合抵抗値を大きくすると半導体基板上で抵抗面
積が増大し、浮遊容量が増し、周波数特□性を劣化させ
るという欠点がある。
本発明の目的は、レベルシフトを確実に行えかつ周波数
特性の劣化のないエミッタ結合型論理回路を提供するこ
とにある。
特性の劣化のないエミッタ結合型論理回路を提供するこ
とにある。
本発明の半導体集積回路は、差動増幅器を構成する２個
のトランジスタの両方のコレクタに、各々別々の負荷抵
抗とダイオードが１１１１方向に直列接続され、ダイオ
ードの負荷抵抗に接続された側と反対側の電極は、ｉＩ
ｒ源に接続された構成を有しており、ダイオード１個分
レベルシフトされた出力電圧が得られるようにしたもの
である。
のトランジスタの両方のコレクタに、各々別々の負荷抵
抗とダイオードが１１１１方向に直列接続され、ダイオ
ードの負荷抵抗に接続された側と反対側の電極は、ｉＩ
ｒ源に接続された構成を有しており、ダイオード１個分
レベルシフトされた出力電圧が得られるようにしたもの
である。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例の回路図である。
差動対トランジスタ１０及び１１のコレクタと、電源端
子１との間にレベルシフト・ダイオード８と負荷抵抗１
２及びレベルシフト・ダイオード９と負荷抵抗１３とが
それぞれ別々に直列に接続されている。
子１との間にレベルシフト・ダイオード８と負荷抵抗１
２及びレベルシフト・ダイオード９と負荷抵抗１３とが
それぞれ別々に直列に接続されている。
この増幅器の実効負荷抵抗は負荷抵抗１２とレベルシフ
ト・ダイオード８のもつ抵抗分の和としてとらえること
ができ、電圧利得は下記のようにして求められる。さら
に、レベルシフト・ダイオード８．９と抵抗１２．１３
の接続点の直流電位は電源電圧よシダイオード８．９の
順方向１圧分低く設定されているため、トランジスタ１
０．１１のコレクタから出力される信号は、ダイオード
１個分レベルシフトされる。
ト・ダイオード８のもつ抵抗分の和としてとらえること
ができ、電圧利得は下記のようにして求められる。さら
に、レベルシフト・ダイオード８．９と抵抗１２．１３
の接続点の直流電位は電源電圧よシダイオード８．９の
順方向１圧分低く設定されているため、トランジスタ１
０．１１のコレクタから出力される信号は、ダイオード
１個分レベルシフトされる。
次に、この実施例の電圧利得について説明する。
第１図において、差動対トランジスタ１０．１１に信号
が入力され、１０．１１のベース電位をＶＢＩＯＪＢＩ
Ｉ、トランジスタ１０．１１を流れル雷流をＩＣｌ０
、 ＩＣＩＩとすると ここで＆ ｋはボルツマン定数、Ｔは絶対温度、ｑけ１
Ｍ荷荷量量する。入力電圧差をΔＶｉｎとすると、式（
１）（２）より トランジスタ１０．１１のコレクタから取シ出す出力電
圧をそれぞれＶＯＩＯ、Ｖｏｌｔとし、トランジスタの
ベース・エミッタ間順方向電圧をｖＢε、宵源宵圧をＶ
ＣＣ１抵抗１２及び１３の抵抗値をＲＬとすると、 Ｖｏ１ｏ＝Ｖｃｃ−ＲＬＸｌｌｏ −ＶＢＥＩＯ−・−
・−・（４）”ｏｌｌ＝ｖｃｃ ＲＬＸＩＩＩ Ｖ
ＢＥｌｌ−”・・（５）出力電圧差をΔ■ｏとすΣと式
（４）、（５）よりΔＶｏ＝ＲＬ（１１−２Ｉｔｏ）＋
ＶＢａｘｔ Ｖｎｇｌ。
が入力され、１０．１１のベース電位をＶＢＩＯＪＢＩ
Ｉ、トランジスタ１０．１１を流れル雷流をＩＣｌ０
、 ＩＣＩＩとすると ここで＆ ｋはボルツマン定数、Ｔは絶対温度、ｑけ１
Ｍ荷荷量量する。入力電圧差をΔＶｉｎとすると、式（
１）（２）より トランジスタ１０．１１のコレクタから取シ出す出力電
圧をそれぞれＶＯＩＯ、Ｖｏｌｔとし、トランジスタの
ベース・エミッタ間順方向電圧をｖＢε、宵源宵圧をＶ
ＣＣ１抵抗１２及び１３の抵抗値をＲＬとすると、 Ｖｏ１ｏ＝Ｖｃｃ−ＲＬＸｌｌｏ −ＶＢＥＩＯ−・−
・−・（４）”ｏｌｌ＝ｖｃｃ ＲＬＸＩＩＩ Ｖ
ＢＥｌｌ−”・・（５）出力電圧差をΔ■ｏとすΣと式
（４）、（５）よりΔＶｏ＝ＲＬ（１１−２Ｉｔｏ）＋
ＶＢａｘｔ Ｖｎｇｌ。
ここで（３）、（３）’より
式（６）′ｊｋΔＶｉｎで微分すると、下式（７）で示
す電圧利得が求められる。
す電圧利得が求められる。
（５）、（７） 式より、差動対トランジスタの片側
のコレクタ電流が、信号によって減少する方向に変化し
た場合、トランジスタがシリコン基板上につくられたも
のなら、ダイオードの両電極間電位差が０．７Ｖを割っ
た時点から、コレクタ電流の減少につれて、順方向電圧
が指数関数的に減少するため、負荷が抵抗のみの場合に
比べ、コレクタ電位は、よシ急しゅんに最高電位に到達
する。これは、ＥＣＬ等の論理回路においてメリットと
なる。
のコレクタ電流が、信号によって減少する方向に変化し
た場合、トランジスタがシリコン基板上につくられたも
のなら、ダイオードの両電極間電位差が０．７Ｖを割っ
た時点から、コレクタ電流の減少につれて、順方向電圧
が指数関数的に減少するため、負荷が抵抗のみの場合に
比べ、コレクタ電位は、よシ急しゅんに最高電位に到達
する。これは、ＥＣＬ等の論理回路においてメリットと
なる。
以上説明したように、本発明は差動増幅器を成す２個の
トランジスタの両方のコレクタに、を源に順方向接続し
た各々別々のダイオードと負荷抵抗を直列に接続するこ
とで、出力信号のダイオード１個分のレベルシフトが可
能であると同時Ｋ、コレクタに接続された抵抗にダイオ
ードの抵抗分を含めて負荷抵抗としてとらえることがで
き、特に差動対トランジス声のうちの１個が入力信号に
よってしゃ断状態に近付いた場合、ダイオードの効果で
コレクタ電位が最高電位まで到達する変化率が急しゅん
でスルーレイトの実質的向上につながる。
トランジスタの両方のコレクタに、を源に順方向接続し
た各々別々のダイオードと負荷抵抗を直列に接続するこ
とで、出力信号のダイオード１個分のレベルシフトが可
能であると同時Ｋ、コレクタに接続された抵抗にダイオ
ードの抵抗分を含めて負荷抵抗としてとらえることがで
き、特に差動対トランジス声のうちの１個が入力信号に
よってしゃ断状態に近付いた場合、ダイオードの効果で
コレクタ電位が最高電位まで到達する変化率が急しゅん
でスルーレイトの実質的向上につながる。
又導通状態においてはレベルシフト効果を有し、しかも
抵抗値のみで本発明と同等のレベルシフトを行なう場合
に比べ、コレクタ負荷抵抗の値を小さくでき、出力イン
ピーダンスの低減、半導体基板上の抵抗面積縮少による
抵抗浮遊容量の低減効果などで周波数特性の改善がはか
れる。しかも、本発明の工εツタ結合型論理回路は線形
領域すなわち差動対トランジスタがしゃ断状態にならな
い入力信号範囲では、コレクタの出力直流レベルは従来
例の場合とほとんど同じに保つことができる。
抵抗値のみで本発明と同等のレベルシフトを行なう場合
に比べ、コレクタ負荷抵抗の値を小さくでき、出力イン
ピーダンスの低減、半導体基板上の抵抗面積縮少による
抵抗浮遊容量の低減効果などで周波数特性の改善がはか
れる。しかも、本発明の工εツタ結合型論理回路は線形
領域すなわち差動対トランジスタがしゃ断状態にならな
い入力信号範囲では、コレクタの出力直流レベルは従来
例の場合とほとんど同じに保つことができる。
第１図は本発明の一実施例の回路図、第２図。
第３図はそれぞれ従来例の回路図である。
１・・・・・・電源端子、２・・・・・・接地端子、３
・・・・・・定電流源、４．５・・・・・・入力端子、
６．７・・・・・・出力端子、８．９・・・・・・レベ
ルシフト・ダイオード、１２．１３・・・・・・負荷抵
抗、１４・・・・・・バイパスコンデンサ。 −・−゛。 代理人 弁理士 内 原 白 ｉ、’＋ 、、、
＋’、−，’ｆ＝２ｆＥＪ 茅３記
・・・・・・定電流源、４．５・・・・・・入力端子、
６．７・・・・・・出力端子、８．９・・・・・・レベ
ルシフト・ダイオード、１２．１３・・・・・・負荷抵
抗、１４・・・・・・バイパスコンデンサ。 −・−゛。 代理人 弁理士 内 原 白 ｉ、’＋ 、、、
＋’、−，’ｆ＝２ｆＥＪ 茅３記
Claims (1)
- レベルシフト・ダイオードと負荷抵抗の直列回路を介し
て電源電圧をそれぞれコレクタに供給される一対のトラ
ンジスタからなることを特徴とするエミッタ結合型論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16910186A JPS6326026A (ja) | 1986-07-17 | 1986-07-17 | エミツタ結合型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16910186A JPS6326026A (ja) | 1986-07-17 | 1986-07-17 | エミツタ結合型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6326026A true JPS6326026A (ja) | 1988-02-03 |
Family
ID=15880326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16910186A Pending JPS6326026A (ja) | 1986-07-17 | 1986-07-17 | エミツタ結合型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6326026A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5022595U (ja) * | 1973-06-23 | 1975-03-13 | ||
| JPS5098765A (ja) * | 1973-12-26 | 1975-08-06 | ||
| JPS54953A (en) * | 1977-06-06 | 1979-01-06 | Mitsubishi Electric Corp | Differential amplifying circuit |
| JPS57176839A (en) * | 1981-04-01 | 1982-10-30 | Rca Corp | Switching circuit |
-
1986
- 1986-07-17 JP JP16910186A patent/JPS6326026A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5022595U (ja) * | 1973-06-23 | 1975-03-13 | ||
| JPS5098765A (ja) * | 1973-12-26 | 1975-08-06 | ||
| JPS54953A (en) * | 1977-06-06 | 1979-01-06 | Mitsubishi Electric Corp | Differential amplifying circuit |
| JPS57176839A (en) * | 1981-04-01 | 1982-10-30 | Rca Corp | Switching circuit |
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