JPS63265346A - プログラムロ−ド方式 - Google Patents
プログラムロ−ド方式Info
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- JPS63265346A JPS63265346A JP10029087A JP10029087A JPS63265346A JP S63265346 A JPS63265346 A JP S63265346A JP 10029087 A JP10029087 A JP 10029087A JP 10029087 A JP10029087 A JP 10029087A JP S63265346 A JPS63265346 A JP S63265346A
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- processor
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサシステムに於けるプログラム
ロード方式に関する。
ロード方式に関する。
従来、バスに複数のプロセッサを接続したマルチプロセ
ッサシステムに於いては、各プロセッサそれぞれにロー
ドプログラムの格納されたプログラムロード専用のＲＯ
Ｍを持たせておき、リセット、電源投入等によりプログ
ラムをロードすることが必要になった場合、各プロセッ
サに、それぞれが有して、いるＲＯＭに格納されている
ロードプログラムに従ったロード処理を行なわせるよう
にしている。
ッサシステムに於いては、各プロセッサそれぞれにロー
ドプログラムの格納されたプログラムロード専用のＲＯ
Ｍを持たせておき、リセット、電源投入等によりプログ
ラムをロードすることが必要になった場合、各プロセッ
サに、それぞれが有して、いるＲＯＭに格納されている
ロードプログラムに従ったロード処理を行なわせるよう
にしている。
従来は上述したように、各プロセッサそれぞれにプログ
ラムロード専用のＲＯＭを持たせていたため、ＲＯＭが
プロセッサの数だけ必要になり、ロードプログラムの書
換えもＲＯＭ数つまりロードプログラム数が多い分だけ
手間取る問題があった。
ラムロード専用のＲＯＭを持たせていたため、ＲＯＭが
プロセッサの数だけ必要になり、ロードプログラムの書
換えもＲＯＭ数つまりロードプログラム数が多い分だけ
手間取る問題があった。
本発明は前述の如き問題点を解決したものであり、その
目的は各プロセッサに共通な１つのロードプログラムを
格納するＲＯＭを使用して全てのプロセッサに必要なプ
ログラムのロードが可能な方式を提供することにある。
目的は各プロセッサに共通な１つのロードプログラムを
格納するＲＯＭを使用して全てのプロセッサに必要なプ
ログラムのロードが可能な方式を提供することにある。
本発明は前述の如き問題点を解決するため、バスに接続
された複数個のプロセッサ用、前記バスに接続された主
記憶装置と、 前記バスに接続され、前記各プロセッサ用のプログラム
が格納されている外部記憶装置とを含むマルチプロセッ
サシステムに於いて、 前記複数個のプロセッサの内マスタプロセッサとすべき
プロセッサを指示すると共に残りのプロセッサをスレー
ブプロセッサとして指示する指示手段と、 前記バスに接続されて前記各プロセッサからアクセス可
能であり、且つ、ロードプログラムが格納されたＲＯＭ
とを設け、 プログラムのロード時、前記各プロセッサは前記ＲＯＭ
に格納されているロードプログラムの同一アドレスの命
令から実行し、前記ロードプログラム中に設けられたマ
スタプロセッサであるか否かの判断処理により、前記指
示手段でマスタプロセッサであると指示されたプロセッ
サのみが前記ロードプログラムに従って前記外部記憶装
置に格納されているマスタプロセッサ用プログラム及び
スレーブプロセッサ用プログラムを前記主記憶装置に読
上げる。
された複数個のプロセッサ用、前記バスに接続された主
記憶装置と、 前記バスに接続され、前記各プロセッサ用のプログラム
が格納されている外部記憶装置とを含むマルチプロセッ
サシステムに於いて、 前記複数個のプロセッサの内マスタプロセッサとすべき
プロセッサを指示すると共に残りのプロセッサをスレー
ブプロセッサとして指示する指示手段と、 前記バスに接続されて前記各プロセッサからアクセス可
能であり、且つ、ロードプログラムが格納されたＲＯＭ
とを設け、 プログラムのロード時、前記各プロセッサは前記ＲＯＭ
に格納されているロードプログラムの同一アドレスの命
令から実行し、前記ロードプログラム中に設けられたマ
スタプロセッサであるか否かの判断処理により、前記指
示手段でマスタプロセッサであると指示されたプロセッ
サのみが前記ロードプログラムに従って前記外部記憶装
置に格納されているマスタプロセッサ用プログラム及び
スレーブプロセッサ用プログラムを前記主記憶装置に読
上げる。
プログラムロード時、各プロセッサはＲＯＭに格納され
ているロードプログラムの同一アドレスの命令から実行
を開始するが、ロードプログラム中にはアクセスしたプ
ロセッサがマスタプロセッサであるか否かの判断処理が
埋込まれており、指示手段でマスタプロセッサと指示さ
れたプロセッサのみがロードプログラムに従ってマスタ
プロセッサ用プログラム及びスレーブプロセッサ用プロ
グラムを外部記憶装置から主記憶装置に読上げる。
ているロードプログラムの同一アドレスの命令から実行
を開始するが、ロードプログラム中にはアクセスしたプ
ロセッサがマスタプロセッサであるか否かの判断処理が
埋込まれており、指示手段でマスタプロセッサと指示さ
れたプロセッサのみがロードプログラムに従ってマスタ
プロセッサ用プログラム及びスレーブプロセッサ用プロ
グラムを外部記憶装置から主記憶装置に読上げる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例のブロック図である。
バス１０にはマスタプロセッサとして指示されたプロセ
ッサ１と、スレーブプロセッサとして指示された１台の
プロセッサ２−１〜２−ｎと、ロードプログラムが格納
され、各プロセッサ１．２−１〜２−ｎからアクセス可
能なＲＯＭ２０と、主記憶装置３０と、プロセッサ１及
びプロセッサ２−１〜２−ｎで実行するプログラムが格
納されている外部記憶袋ｒ！１４０とが接続されている
。プロセッサｌ及びプロセッサ２−１〜’ｌ−ｎにはそ
れぞれのプロセッサ番号及びマスクであるかスレーブで
あるかを示す情報を与える指示手段１１．１２−１〜１
２−ｎが設けられている。この指示手段１１．１２−１
〜１２−ｎは、例えばプロセッサユニットを搭載するボ
ードのある端子が接地されているか否かによってマスク
かスレーブかを指示する機構と、例えば手動でプロセッ
サ番号を設定し得る番号設定回路とで構成され、今の例
では指示手段１１はマスク及びそのプロセッサ番号を指
示し、指示手段１２−１〜１２−ｎはスレーブ及びその
プロセッサ番号を指示している。
ッサ１と、スレーブプロセッサとして指示された１台の
プロセッサ２−１〜２−ｎと、ロードプログラムが格納
され、各プロセッサ１．２−１〜２−ｎからアクセス可
能なＲＯＭ２０と、主記憶装置３０と、プロセッサ１及
びプロセッサ２−１〜２−ｎで実行するプログラムが格
納されている外部記憶袋ｒ！１４０とが接続されている
。プロセッサｌ及びプロセッサ２−１〜’ｌ−ｎにはそ
れぞれのプロセッサ番号及びマスクであるかスレーブで
あるかを示す情報を与える指示手段１１．１２−１〜１
２−ｎが設けられている。この指示手段１１．１２−１
〜１２−ｎは、例えばプロセッサユニットを搭載するボ
ードのある端子が接地されているか否かによってマスク
かスレーブかを指示する機構と、例えば手動でプロセッ
サ番号を設定し得る番号設定回路とで構成され、今の例
では指示手段１１はマスク及びそのプロセッサ番号を指
示し、指示手段１２−１〜１２−ｎはスレーブ及びその
プロセッサ番号を指示している。
第２図は外部記憶装置４０の構成例を示す図であり、領
域＃０にはマスタプロセッサ用のプログラムが格納され
、領域＃１〜＃ｎにはそれぞれ異なるスレーブプロセッ
サ用のプログラムが格納されている。また、領域＃０〜
＃ｎに格納されている各プログラムは、それ自身が主記
憶装置３０上のどの領域にロードされるものなのかを示
す格納位置情報及びそれ自身が実行されるプロセッサの
プロセッサ番号を含んでいる。
域＃０にはマスタプロセッサ用のプログラムが格納され
、領域＃１〜＃ｎにはそれぞれ異なるスレーブプロセッ
サ用のプログラムが格納されている。また、領域＃０〜
＃ｎに格納されている各プログラムは、それ自身が主記
憶装置３０上のどの領域にロードされるものなのかを示
す格納位置情報及びそれ自身が実行されるプロセッサの
プロセッサ番号を含んでいる。
第３図は主記憶装置３０の構成例を示す図であり、マス
タプロセッサ用の領域＃０゛ と各スレーブプロセッサ
用の領域＃１゛〜＃ｎ゛ とが設けられている。また、
マスタプロセッサ用の領域＃Ｏ”には、ロード完了宣言
フラグが格納される領域＃ａと、読上げ完了フラグが格
納される領域＃ｂと、引取り完了フラグが格納される領
域＃Ｃとが設けられている。
タプロセッサ用の領域＃０゛ と各スレーブプロセッサ
用の領域＃１゛〜＃ｎ゛ とが設けられている。また、
マスタプロセッサ用の領域＃Ｏ”には、ロード完了宣言
フラグが格納される領域＃ａと、読上げ完了フラグが格
納される領域＃ｂと、引取り完了フラグが格納される領
域＃Ｃとが設けられている。
第４図はＲＯＭ２０に格納されているロードプログラム
の処理内容の一例を示すフローチャートである。
の処理内容の一例を示すフローチャートである。
次に、本発明の実施例の動作を説明する。
電源投入時、リセット時等に於いては、外部記憶装置４
０に格納されているプログラムを主記憶装置３０にロー
ドする必要があり、このような場合、プロセッサ１、プ
ロセッサ２−１〜２−ｎにはリセット信号が加えられる
。
０に格納されているプログラムを主記憶装置３０にロー
ドする必要があり、このような場合、プロセッサ１、プ
ロセッサ２−１〜２−ｎにはリセット信号が加えられる
。
プロセッサｌ及びプロセッサ２−１〜２−ｎはリセット
信号が加えられると、ロードプログラムが格納されてい
るＲＯＭ２０の同一アドレスからそれぞれ独立に命令を
フェッチし、第４図のフローチャートに示す処理を開始
する。
信号が加えられると、ロードプログラムが格納されてい
るＲＯＭ２０の同一アドレスからそれぞれ独立に命令を
フェッチし、第４図のフローチャートに示す処理を開始
する。
先ず、プロセッサ１及びプロセッサ２−１〜２−ｎは、
主記憶装置３０の領域＃ａ、 ＃ｂ、＃Ｃに格納されて
いるロード完了宣言フラグ、読上げ完了フラグ２引取り
完了フラグをリセット状態にしくステップＳ１）、次い
で、指示手段１１．１２−１〜１２−ｎからの情報に基
づいてそれ自身がマスタプロセッサであるか否かを判断
する（ステップＳ２）。ステップＳ２でマスタプロセッ
サであると判断したプロセッサ（今の例ではプロセッサ
１）は、外部記憶装置４０の領域＃１〜＃ｎに格納され
ているスレーブプロセッサ用のプログラムの内の１つを
主記憶装置３０のマスタプロセッサ用領域＃０゛に読上
げ、読上げが完了すると領域＃ｂに格納されている読上
げ完了フラグをセット状態にしくステップＳ３）、スレ
ーブプロセッサが読上げたプログラムを引取るのを待つ
（ステップ３４）。
主記憶装置３０の領域＃ａ、 ＃ｂ、＃Ｃに格納されて
いるロード完了宣言フラグ、読上げ完了フラグ２引取り
完了フラグをリセット状態にしくステップＳ１）、次い
で、指示手段１１．１２−１〜１２−ｎからの情報に基
づいてそれ自身がマスタプロセッサであるか否かを判断
する（ステップＳ２）。ステップＳ２でマスタプロセッ
サであると判断したプロセッサ（今の例ではプロセッサ
１）は、外部記憶装置４０の領域＃１〜＃ｎに格納され
ているスレーブプロセッサ用のプログラムの内の１つを
主記憶装置３０のマスタプロセッサ用領域＃０゛に読上
げ、読上げが完了すると領域＃ｂに格納されている読上
げ完了フラグをセット状態にしくステップＳ３）、スレ
ーブプロセッサが読上げたプログラムを引取るのを待つ
（ステップ３４）。
尚、スレーブプロセッサが上記読上げたプログラムを引
取ったか否かは、主記憶装置３０の領域＃Ｃに格納され
ている引取り完了フラグがセントされているか否かに基
づいて判断するものである。
取ったか否かは、主記憶装置３０の領域＃Ｃに格納され
ている引取り完了フラグがセントされているか否かに基
づいて判断するものである。
一方、ステップＳ２でマスタプロセッサでないと判断し
たプロセッサ（この例ではプロセッサ２−１〜２−ｎ）
は、マスタプロセッサとは異なる処理ステップ３９〜３
１２を実行する。先ず、主記憶装置３０の領域＃ｂに格
納されている読上げ完了フラグに基づいてプログラムの
読上げが完了したと判断すると（ステップＳ９）、読上
げられたプログラムが自プロセッサ用のものなのか否か
を判断する（ステップ３１０）、この判断は、指示手段
１２−１〜１２−ｎからのプロセッサ番号と読上げられ
たプログラムに含まれているプロセッサ番号とを比較す
ることにより行なわれる。そして、主記憶装置３０の領
域＃０゛に読上げられたプログラムが自プロセッサ用の
プログラムであると判断したプロセッサは、主記憶装置
３０の領域＃Ｏ゛ に読上げられたプログラムをプログ
ラム中に含まれる格納位置情報に基づいた領域に格納す
ることにより、プログラムを引取り、プログラムの引取
りが完了すると領域＃Ｃに格納されている引取り完了フ
ラグをセットしくステップ３１１） 、全てのプログラ
ムのロードが完了するのを待つ（ステップ３１２）。
たプロセッサ（この例ではプロセッサ２−１〜２−ｎ）
は、マスタプロセッサとは異なる処理ステップ３９〜３
１２を実行する。先ず、主記憶装置３０の領域＃ｂに格
納されている読上げ完了フラグに基づいてプログラムの
読上げが完了したと判断すると（ステップＳ９）、読上
げられたプログラムが自プロセッサ用のものなのか否か
を判断する（ステップ３１０）、この判断は、指示手段
１２−１〜１２−ｎからのプロセッサ番号と読上げられ
たプログラムに含まれているプロセッサ番号とを比較す
ることにより行なわれる。そして、主記憶装置３０の領
域＃０゛に読上げられたプログラムが自プロセッサ用の
プログラムであると判断したプロセッサは、主記憶装置
３０の領域＃Ｏ゛ に読上げられたプログラムをプログ
ラム中に含まれる格納位置情報に基づいた領域に格納す
ることにより、プログラムを引取り、プログラムの引取
りが完了すると領域＃Ｃに格納されている引取り完了フ
ラグをセットしくステップ３１１） 、全てのプログラ
ムのロードが完了するのを待つ（ステップ３１２）。
尚、全てのプログラムのロードが完了したか否かは、主
記憶装置３０の領域＃ａに格納されているロード完了宣
言フラグがセットされているか否かに基づいて判断する
ものである。
記憶装置３０の領域＃ａに格納されているロード完了宣
言フラグがセットされているか否かに基づいて判断する
ものである。
また、ステップＳ４に於いてプログラムが引取られるの
を待っていたプロセッサ１は、プログラムが引取られた
ことを、主記憶装置１ｌｆ３０の領域＃Ｃに格納されて
いる引取り完了フラグがセットされたことにより検出す
ると、領域＃ｂ、 ＃ｃに格納されている読上げ完了フ
ラグ及び引取り完了フラグをリセットしくステップＳ５
）、次いで全てのスレーブプロセッサであるプロセッサ
２−１〜２−ｎに対するプログラムのロードが終了した
か否かを判断する（ステップＳ６）、そして、終了して
いないと判断した場合は、ステップＳ３の処理に戻り、
主記憶装置３０のマスタプロセッサ用の領域＃Ｏ°に残
りのスレーブプロセッサ用のプログラムを読上げる処理
を行なう、また、終了したと判断した場合は外部記憶装
置４０の領域＃０に格納されているマスタプロセッサ用
のプログラムを主記憶装置３０のマスタプロセッサ用の
領域＃０°に読上げ（ステップＳ７）、次いで主記憶装
置３０の領域ａに格納されているロード完了宣言フラグ
をセットすることにより、プログラムロードが完了した
ことを宣言する（ステップＳ８）。
を待っていたプロセッサ１は、プログラムが引取られた
ことを、主記憶装置１ｌｆ３０の領域＃Ｃに格納されて
いる引取り完了フラグがセットされたことにより検出す
ると、領域＃ｂ、 ＃ｃに格納されている読上げ完了フ
ラグ及び引取り完了フラグをリセットしくステップＳ５
）、次いで全てのスレーブプロセッサであるプロセッサ
２−１〜２−ｎに対するプログラムのロードが終了した
か否かを判断する（ステップＳ６）、そして、終了して
いないと判断した場合は、ステップＳ３の処理に戻り、
主記憶装置３０のマスタプロセッサ用の領域＃Ｏ°に残
りのスレーブプロセッサ用のプログラムを読上げる処理
を行なう、また、終了したと判断した場合は外部記憶装
置４０の領域＃０に格納されているマスタプロセッサ用
のプログラムを主記憶装置３０のマスタプロセッサ用の
領域＃０°に読上げ（ステップＳ７）、次いで主記憶装
置３０の領域ａに格納されているロード完了宣言フラグ
をセットすることにより、プログラムロードが完了した
ことを宣言する（ステップＳ８）。
そして、プログラムロードが完了したことが宣言される
と、プロセッサ１．プロセッサ２−１〜２−ｎはこれに
同期して、主記憶装置３０にロードされたプログラムに
従った処理を開始する。
と、プロセッサ１．プロセッサ２−１〜２−ｎはこれに
同期して、主記憶装置３０にロードされたプログラムに
従った処理を開始する。
上述した実施例では、スレーブプロセッサとされる各プ
ロセッサ２−１〜２−ｎ用のプログラムをロードするた
めに、指示手段１２−１〜１２−ｎによす各プロセッサ
２−１〜’ｌ−ｎにスレーブかマスクかの種別を示す情
報以外にプロセッサ番号を与える必要があるが、ＲＯＭ
２０に格納されているロードプログラムの処理内容を第
５図に示すものとし、主記憶装置３０の構成を第６図に
示すものとすることにより、各プロセッサ２−１〜”ｌ
−ｎに種別を示す情報を与えるだけで、そのプログラム
のロードを行なうことが可能となる。尚、第６図に於い
て、マスタプロセッサ用の領域＃０“に設けられた領域
＃ｄはロック用フラグを格納する領域であり、他の第３
図と同一符号は同一部分を表している。
ロセッサ２−１〜２−ｎ用のプログラムをロードするた
めに、指示手段１２−１〜１２−ｎによす各プロセッサ
２−１〜’ｌ−ｎにスレーブかマスクかの種別を示す情
報以外にプロセッサ番号を与える必要があるが、ＲＯＭ
２０に格納されているロードプログラムの処理内容を第
５図に示すものとし、主記憶装置３０の構成を第６図に
示すものとすることにより、各プロセッサ２−１〜”ｌ
−ｎに種別を示す情報を与えるだけで、そのプログラム
のロードを行なうことが可能となる。尚、第６図に於い
て、マスタプロセッサ用の領域＃０“に設けられた領域
＃ｄはロック用フラグを格納する領域であり、他の第３
図と同一符号は同一部分を表している。
プロセッサ１及びプロセッサ２−１〜２−ｎはリセット
信号が加えられると、前述したと同様に、ロードプログ
ラムが格納されているＲＯＭ２０からそれぞれ独立に、
命令をフェッチし、第５図のフローチャートに示す処理
を開始する。
信号が加えられると、前述したと同様に、ロードプログ
ラムが格納されているＲＯＭ２０からそれぞれ独立に、
命令をフェッチし、第５図のフローチャートに示す処理
を開始する。
先ず、プロセッサ１及びプロセッサ２−１〜２−ｎは、
主記憶装置３０の領域＃ａ、＄ｂ、＃Ｃ。
主記憶装置３０の領域＃ａ、＄ｂ、＃Ｃ。
＃ｄに格納されている各フラグをリセット状態にしくス
テップ５２１） 、次いで、指示手段１１．１２−１〜
１区からの情報に基づいてそれ自身がマスタプロセッサ
であるか否かを判断する（ステップ５２２）、マスタプ
ロセッサであると判断したプロセッサ（今の例ではプロ
セッサ１）は、ステップＳ２５で読上げ完了フラグ、引
取り完了フラグ及びロック用フラグをリセットする以外
、前述したと同様の動作を行なう （ステップ３２３〜
３２８）。
テップ５２１） 、次いで、指示手段１１．１２−１〜
１区からの情報に基づいてそれ自身がマスタプロセッサ
であるか否かを判断する（ステップ５２２）、マスタプ
ロセッサであると判断したプロセッサ（今の例ではプロ
セッサ１）は、ステップＳ２５で読上げ完了フラグ、引
取り完了フラグ及びロック用フラグをリセットする以外
、前述したと同様の動作を行なう （ステップ３２３〜
３２８）。
一方、ステップ３２９でマスタプロセッサでないと判断
したプロセッサ（今の例では２−１〜２−ｎ）は主記憶
装置３０の領域すに格納されている読上げ完了フラグに
基づいてプログラムの読上げが完了したと判断すると（
ステップ５２９）、主記憶装置３０の領域＃ｄに格納さ
れているロック用フラグがセットされているか否かを判
断する（ステップ５３０）、そして、ロック用フラグが
セットされていないと判断した場合は、ロック用フラグ
をセットして他のプロセッサからのプログラムの引取を
禁止しくステップ３３１） 、次いで主記憶装置３０の
領域＃０゛に読上げられたプログラムをそのプログラム
に含まれる格納位置情報対応の領域に格納することによ
り、プログラムを引取り、プログラムの引取りが完了す
ると、引取り完了フラグをセントしくステップ５３２）
、全てのプログラムのロードが完了するのを待つ（ステ
ップ３３３）、尚、成るプロセッサがロック用フラグ＝
リセットと判別し、これをセントする以前に他のプロセ
ッサがロック用フラグ＝リセットと判別することによる
問題を避けるために、所謂セマフォを用いて各スレーブ
プロセッサ間での排他性を確保するようにしても良い、
このように、本実施例では、主記憶袋２３０の領域＃０
゛にプログラムが読上げられたことを最初に検出したス
レーブプロセッサがそのプログラムを引取ることになり
、各スレーブプロセッサはそれぞれ異なるスレーブプロ
セッサ用プログラムを１つずつ引取ることになるので、
各プロセッサ２−１〜２−ｎに指示手段１２−１〜１２
−ｎによりプロセッサ番号を与えておく必要がなくなる
。
したプロセッサ（今の例では２−１〜２−ｎ）は主記憶
装置３０の領域すに格納されている読上げ完了フラグに
基づいてプログラムの読上げが完了したと判断すると（
ステップ５２９）、主記憶装置３０の領域＃ｄに格納さ
れているロック用フラグがセットされているか否かを判
断する（ステップ５３０）、そして、ロック用フラグが
セットされていないと判断した場合は、ロック用フラグ
をセットして他のプロセッサからのプログラムの引取を
禁止しくステップ３３１） 、次いで主記憶装置３０の
領域＃０゛に読上げられたプログラムをそのプログラム
に含まれる格納位置情報対応の領域に格納することによ
り、プログラムを引取り、プログラムの引取りが完了す
ると、引取り完了フラグをセントしくステップ５３２）
、全てのプログラムのロードが完了するのを待つ（ステ
ップ３３３）、尚、成るプロセッサがロック用フラグ＝
リセットと判別し、これをセントする以前に他のプロセ
ッサがロック用フラグ＝リセットと判別することによる
問題を避けるために、所謂セマフォを用いて各スレーブ
プロセッサ間での排他性を確保するようにしても良い、
このように、本実施例では、主記憶袋２３０の領域＃０
゛にプログラムが読上げられたことを最初に検出したス
レーブプロセッサがそのプログラムを引取ることになり
、各スレーブプロセッサはそれぞれ異なるスレーブプロ
セッサ用プログラムを１つずつ引取ることになるので、
各プロセッサ２−１〜２−ｎに指示手段１２−１〜１２
−ｎによりプロセッサ番号を与えておく必要がなくなる
。
尚、上述した実施例では、外部記憶装置４０に格納され
ている各プログラムに格納位置情報を含ませ、その格納
位置情報に基づいてプログラムの格納位置を管理するよ
うにしたが、マスタプロセッサに指示されたプロセッサ
１にて主記憶装置３０の領域割当て処理を行ない、プロ
セッサ１は例えば主記憶装置３０からスレーブプロセッ
サ用のプログラムを読上げると、これに上記処理で決定
される格納位置情報を付加し、このプログラムの引取側
スレーブプロセッサは上記付加された格納位置情報に従
ってプログラムを移送するように構成することもできる
。尚、マスタプロセッサに於ける主記憶装置３０の領域
割当て処理を実現するプログラムはＲＯＭ２０に格納し
ておいても、外部記憶装置４０のマスタプロセッサ用プ
ログラムに含めておいても良く、後者の場合、マスタプ
ロセッサはスレーブプロセッサ用のプログラムを読上げ
る前にマスタプロセッサ用プログラムの少なくとも領域
割当て処理部分を先に主記憶装置３０に読上げることが
必要である。
ている各プログラムに格納位置情報を含ませ、その格納
位置情報に基づいてプログラムの格納位置を管理するよ
うにしたが、マスタプロセッサに指示されたプロセッサ
１にて主記憶装置３０の領域割当て処理を行ない、プロ
セッサ１は例えば主記憶装置３０からスレーブプロセッ
サ用のプログラムを読上げると、これに上記処理で決定
される格納位置情報を付加し、このプログラムの引取側
スレーブプロセッサは上記付加された格納位置情報に従
ってプログラムを移送するように構成することもできる
。尚、マスタプロセッサに於ける主記憶装置３０の領域
割当て処理を実現するプログラムはＲＯＭ２０に格納し
ておいても、外部記憶装置４０のマスタプロセッサ用プ
ログラムに含めておいても良く、後者の場合、マスタプ
ロセッサはスレーブプロセッサ用のプログラムを読上げ
る前にマスタプロセッサ用プログラムの少なくとも領域
割当て処理部分を先に主記憶装置３０に読上げることが
必要である。
また、上述した実施例では外部記憶装置４０に格納され
ているプログラムを主記憶装置３０の所定領域＃０′に
読上げた後、各スレーブプロセッサ対応の領域に格納す
るようにしたが、最初から各スレーブプロセッサ対応の
領域に格納するようにすることもできる。しかし、その
ようにした場合は、マスタプロセッサは常に読上げたプ
ログラムを主記憶装置３０のどの領域に格納するかを判
断しなければならず、マスタプロセッサに於ける処理は
多少複雑になる。
ているプログラムを主記憶装置３０の所定領域＃０′に
読上げた後、各スレーブプロセッサ対応の領域に格納す
るようにしたが、最初から各スレーブプロセッサ対応の
領域に格納するようにすることもできる。しかし、その
ようにした場合は、マスタプロセッサは常に読上げたプ
ログラムを主記憶装置３０のどの領域に格納するかを判
断しなければならず、マスタプロセッサに於ける処理は
多少複雑になる。
以上説明したように、本発明は、各プロセッサから自由
にアクセスできるＲＯＭにロードプログラムを格納する
ことにより、従来、プロセッサの数だけ必要だったロー
ドプログラム格納用のＲＯＭの数を１つにすることがで
き、従ってその書換えも容易になる°、また、プログラ
ムロード時、各プロセッサはＲＯＭの同一アドレスを実
行するので、各プロセッサの仕様を標準化することがで
きる効果がある。更に、ロードプログラム中にアクセス
したプロセッサがマスタプロセッサであるか否かの判断
処理を含め、指示手段によってマスタプロセッサに指定
されたプロセッサのみがマスタプロセッサ用プログラム
及びスレーブプロセッサ用プログラムの主記憶装置への
読上げを行なうようにしているので、ロードプログラム
の構造や制御が筒易になる。
にアクセスできるＲＯＭにロードプログラムを格納する
ことにより、従来、プロセッサの数だけ必要だったロー
ドプログラム格納用のＲＯＭの数を１つにすることがで
き、従ってその書換えも容易になる°、また、プログラ
ムロード時、各プロセッサはＲＯＭの同一アドレスを実
行するので、各プロセッサの仕様を標準化することがで
きる効果がある。更に、ロードプログラム中にアクセス
したプロセッサがマスタプロセッサであるか否かの判断
処理を含め、指示手段によってマスタプロセッサに指定
されたプロセッサのみがマスタプロセッサ用プログラム
及びスレーブプロセッサ用プログラムの主記憶装置への
読上げを行なうようにしているので、ロードプログラム
の構造や制御が筒易になる。
第１図は本発明の実施例のブロック図、第２図は外部記
憶装置４０の構成例を示す図、第３図は主記憶装置３０
の゛構成例を示す図、第４図はロードプログラムの処理
内容の一例を示すフローチャート、 第５図はロードプログラムの処理内容の他の例を示すフ
ローチャート及び、 第６図は主記憶装置３０の他の構成例を示す図である。 図に於いて、１．２−１〜２−ｎ・・・プロセッサ、１
０・・・バス、１１．１２−１〜１２− ｎ ・−指示
手段、２０−・・ロードプログラムの格納されているＲ
ＯＭ、３０・・・主記憶装置、４０・・・外部記憶装置
。
憶装置４０の構成例を示す図、第３図は主記憶装置３０
の゛構成例を示す図、第４図はロードプログラムの処理
内容の一例を示すフローチャート、 第５図はロードプログラムの処理内容の他の例を示すフ
ローチャート及び、 第６図は主記憶装置３０の他の構成例を示す図である。 図に於いて、１．２−１〜２−ｎ・・・プロセッサ、１
０・・・バス、１１．１２−１〜１２− ｎ ・−指示
手段、２０−・・ロードプログラムの格納されているＲ
ＯＭ、３０・・・主記憶装置、４０・・・外部記憶装置
。
Claims (1)
- 【特許請求の範囲】 バスに接続された複数個のプロセッサと、 前記バスに接続された主記憶装置と、 前記バスに接続され、前記各プロセッサ用のプログラム
が格納されている外部記憶装置とを含むマルチプロセッ
サシステムに於いて、 前記複数個のプロセッサの内マスタプロセッサとすべき
プロセッサを指示すると共に残りのプロセッサをスレー
ブプロセッサとして指示する指示手段と、 前記バスに接続されて前記各プロセッサからアクセス可
能であり、且つ、ロードプログラムが格納されたＲＯＭ
とを設け、 プログラムのロード時、前記各プロセッサは前記ＲＯＭ
に格納されているロードプログラムの同一アドレスの命
令から実行し、前記ロードプログラム中に設けられたマ
スタプロセッサであるか否かの判断処理により、前記指
示手段でマスタプロセッサであると指示されたプロセッ
サのみが前記ロードプログラムに従って前記外部記憶装
置に格納されているマスタプロセッサ用プログラム及び
スレーブプロセッサ用プログラムを前記主記憶装置に読
上げることを特徴とするプログラムロード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100290A JPH0769892B2 (ja) | 1987-04-23 | 1987-04-23 | プログラムロ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100290A JPH0769892B2 (ja) | 1987-04-23 | 1987-04-23 | プログラムロ−ド方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63265346A true JPS63265346A (ja) | 1988-11-01 |
| JPH0769892B2 JPH0769892B2 (ja) | 1995-07-31 |
Family
ID=14270052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62100290A Expired - Fee Related JPH0769892B2 (ja) | 1987-04-23 | 1987-04-23 | プログラムロ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769892B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04178871A (ja) * | 1990-11-14 | 1992-06-25 | Pfu Ltd | 初期化処理装置 |
| JP2009175904A (ja) * | 2008-01-23 | 2009-08-06 | Alpine Electronics Inc | マルチプロセッサ処理システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640935A (en) * | 1979-09-11 | 1981-04-17 | Fujitsu Ltd | Initial set processing system for multiprocessor system |
| JPS6184765A (ja) * | 1984-10-02 | 1986-04-30 | Matsushita Electric Ind Co Ltd | マルチプロセツサシステム |
-
1987
- 1987-04-23 JP JP62100290A patent/JPH0769892B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640935A (en) * | 1979-09-11 | 1981-04-17 | Fujitsu Ltd | Initial set processing system for multiprocessor system |
| JPS6184765A (ja) * | 1984-10-02 | 1986-04-30 | Matsushita Electric Ind Co Ltd | マルチプロセツサシステム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04178871A (ja) * | 1990-11-14 | 1992-06-25 | Pfu Ltd | 初期化処理装置 |
| JP2009175904A (ja) * | 2008-01-23 | 2009-08-06 | Alpine Electronics Inc | マルチプロセッサ処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0769892B2 (ja) | 1995-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |