JPS63265352A - マルチプロセツサシステムにおける自己識別方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マスタープロセッサに接続される１木のシス
テムバスを、複数のプロセッサボードが共有するマルチ
プロセッサシステムに関し、とくに各プロセッサボード
への、自己識別用のコードを配送するのに好適なマルチ
プロセッサシステムにおける自己識別方式に関する。

〔従来の技術〕

従来、この種のマルチプロセッサシステムにおける自己
識別のコード配送方式は、各プロセッサボード上に小形
の複数スイッチからなる設定用のディップスイッチを設
けて、各プロセッサボードが自己のディップスイッチの
設定を読みこむことにより、自己識別のコードを得る方
式と、各プロセッサボードのローカルメモリ上のリード
オンリメモリに各プロセッサボード個々の自己識別コー
ドをあらかじめ書きこんでおく方式とがあった。

（発明が解決しようとすう問題点） 上述した従来の自己識別コード配送方式において、館者
のディップスイッチ方式では、各プロセッサボードにデ
ィップスイッチを塔載する必要があるとともに、ディッ
プスイッチの設定誤りをおかすおそれがあるという欠点
があり、後者のローカルメモリのリードオンリメモリに
自己識別コードを書きこむ方式は、各プロセッサボード
ごとに別々の内容を書きこんだリードオンリメモリを製
造する必要があるという欠点がある。

本発明の目的は、各プロセッサボードに何等の設定操作
個所を設けずに、自己識別コードの配送を行なうことが
できるマルチプロセッサシステムを提供することにある
。

〔問題点を解決するための手段〕

本発明の自己識別方式は、マスタープロセッサに接続さ
れる１本のシステムパスを、複数のプロセッサボードが
共有するマルチプロセッサシステムにおいて、前記プロ
セッサボードへのバスアクノリッジ信号、ならびに前記
システムバスにおけるアドレスバスの入力があると、ア
ドレスを発生するアドレス生成回路と、前記のマスター
プロセッサによってアクティブされると共に、上記アド
レス生成回路によってアドレスされると、該アドレスの
領域に前記プロセッサボードの自己識別コードを記憶す
る共有メモリと、を備えていることを特徴とする。

〔作用〕

したがって本発明によると、マスタープロセッサがアド
レス生成回路の出力により共有メモリに自己識別コード
を書きこみ、各プロセッサボードがその自己識別コード
を読みだすことができるので、各ブロセＺサポートには
何等の設定操作個所を設けずに自己識別コードの配送が
できる。

（実施例〕 以下に本発明を、その実施例について図面を参照して説
明する。

第１図は本発明による一実施例を示す概略的なブロック
図で、マスタープロセッサＭに接続される１本のシステ
ムバス１は、図示路のアドレスバス、データバスならび
にコントロール信号線にて構成されている。

−ドＰ１〜ｐｎは、プロセッサなどを塔載したキーボー
ドであり、該プロセッサボードＰ１〜ｐｎは複数あると
き、なＩυらかの方法で自己を識別する必要がある。

アドレス生成回路２は、リードオンリメモリなどからな
り、システムバス１のアドレスバス１ａに接続されると
共に、各プロセッサボードＰ１〜ｐｎに接続されていて
、アドレスバス１ａの特定の内容に対して、特定のアド
レス信号を発生する。

システムバス１に接続される共有メモリ３は、アドレス
バス２ａを介在して、アドレス生成回路２に接続されて
いる。

なお、プロセッサボードＰ１〜ｐｎは、システムバス１
のアドレスバスにある内容を出力することにより、シス
テムバス１に接続された共有メモリ３、入出力装置４な
どを指定して、システムバス１のデータバスによりデー
タのやりとりを行なう。

ここで第１図の動作を概略的に説明すると、１本のシス
テムバス１を複数のプロセッサボードＰ１〜Ｐｎが共有
するマルチプロセッサシステムにおいて、各プロセッサ
ボードＰ１〜Ｐｎへのバスアクノリッジ信号ＢＡＫ１〜
ＢＡＫｎと、前記システムバス１のアドレスバス１ａの
内容とをアドレス生成回路２へ入力して、アドレス生成
回路２の出力が、前記システムバス１につなが・れた共
有メモリ３をアドレスするようにした構成であって、シ
ステムの立上げ時に、マスタープロセッサＭが前記共有
メモリ３の指定領域Ａ（第２図参照）をアクティブする
ときに、前記アドレス生成回路２の出力によってアドレ
スされる各領域ａ１〜ａｎに、各プロセッサボードＰ１
〜ｐｎの自己識別コードを書き込み、各プロセッサボー
ドＰ１〜ｐｎは、バスリクエスト信＠ＢＲ０１〜ＢＲＱ
ｎによって、上記の自己識別コードを読み出す。

なお、第２図は、第１図の共有メモリ３を説明する図で
、第２図の３ａは共有メモリ３のメモリマツプを示し、
３１．３ｉ　、３ｎはそれぞれプロセッサボードＰ１．
Ｐｉ　、Ｐｎからみたときの共有メモリ３のメモ１ツマ
ツブである。

まず、マスタープロセッサＭは、アドレス生成回路２の
出力により、共有メモリ３上の指定領域Ａの定められた
アドレスの領Ｍａｔ〜ａｎに、プロセッサボードＰ１〜
Ｐｎの自己識別コードを書きこみ、次にプロセッサボー
ドＰ１〜Ｐｎがそれぞれ自己識別コードを、これら領域
ａ１〜ａｎの固定アドレスから読みだすことによって自
己識別コードの配送が行なわれる。

〔発明の効果〕

以上説明したように本発明は、マスタープロセッサが、
アドレス生成回路の出力により共有メモリにプロセッサ
ボードの自己識別コードを書きこみ、その自己識別コー
ドを各プロセッサボードが読みだすことができるため、
各プロセッサボードに何等の設定操作個所を設けずに、
自己識別コードの配送を行なうことができるという効果
がある。

【図面の簡単な説明】

第１図は本発明による一実施例を示すブロック図、第２
図は同上の要部を説明する図である。 Ｍ・・・マスタープロセッサ、 Ｐ１〜ｐｎ・・・プロセッサボード、 １・・・システムバス、 ２・・・アドレス生成回路、 ３・・・共有メモリ。

Claims (1)

1. 【特許請求の範囲】 マスタープロセッサに接続される１本のシステムバスを
   、複数のプロセッサボードが共有するマルチプロセッサ
   システムにおいて、 前記プロセッサボードへのバスアクノリッジ信号、なら
   びに前記システムバスにおけるアドレスバスの入力があ
   ると、アドレスを発生するアドレス生成回路と、 前記マスタープロセッサによってアクティブされると共
   に、上記アドレス生成回路によつてアドレスされると、
   該アドレスの領域に前記プロセッサボードの自己識別コ
   ードを記憶する共有メモリと、 を備えていることを特徴とするマルチプロセッサシステ
   ムにおける自己識別方式。