JPS63265460A - 誘導負荷を駆動するための集積回路 - Google Patents
誘導負荷を駆動するための集積回路Info
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- JPS63265460A JPS63265460A JP63077936A JP7793688A JPS63265460A JP S63265460 A JPS63265460 A JP S63265460A JP 63077936 A JP63077936 A JP 63077936A JP 7793688 A JP7793688 A JP 7793688A JP S63265460 A JPS63265460 A JP S63265460A
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- H10D89/211—Design considerations for internal polarisation
- H10D89/311—Design considerations for internal polarisation in bipolar devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/64—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors having inductive loads
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
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- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、誘導負荷を駆動するための集積回路に関す
る。
る。
公知のように、Ｐ型サブストレートを用いる集積回路は
、前記サブストレートが回路の最低電圧において、回路
の能動および受動構成要素を含む異なるエピタキシャル
ウェルまたは領域が互いに分離されるようにバイアスさ
れていることを要求する。事実、サブストレートと異な
るエピタキシャルウェルとの間に形成されるＰ−Ｎ接合
は、逆にバイアスされ、前記様々なウェルの効果的な電
気的分離を確実にする。
、前記サブストレートが回路の最低電圧において、回路
の能動および受動構成要素を含む異なるエピタキシャル
ウェルまたは領域が互いに分離されるようにバイアスさ
れていることを要求する。事実、サブストレートと異な
るエピタキシャルウェルとの間に形成されるＰ−Ｎ接合
は、逆にバイアスされ、前記様々なウェルの効果的な電
気的分離を確実にする。
さらに、接地に接続されている端子を有する誘導負荷（
よって、以下、接地を基準とする「負荷」としても定義
される）を駆動するための集積回路において、負荷に与
えられる電流が急に中断されると、負の過電圧が後者を
横切って作り出されることも公知である。したがって、
目下、行なわれているように、サブストレートがクラン
プで接地されるなら、負荷に接続されるエピタキシャル
ウェルまたはタブは、サブストレートのそれより低い電
圧に達する。この状態で、前記サブストレートは電流を
エピタキシャルウェルに注入するが、これはたとえば、
回路の他の構成要素の不所望の能動化というような、一
連の問題を伴なう。
よって、以下、接地を基準とする「負荷」としても定義
される）を駆動するための集積回路において、負荷に与
えられる電流が急に中断されると、負の過電圧が後者を
横切って作り出されることも公知である。したがって、
目下、行なわれているように、サブストレートがクラン
プで接地されるなら、負荷に接続されるエピタキシャル
ウェルまたはタブは、サブストレートのそれより低い電
圧に達する。この状態で、前記サブストレートは電流を
エピタキシャルウェルに注入するが、これはたとえば、
回路の他の構成要素の不所望の能動化というような、一
連の問題を伴なう。
この問題を解決するために、負の電圧においてエピタキ
シャルウェルによって注入された電流を集めるための、
優先性のある電流路を作り出すための、様々な解決が既
に検討された。しかしながら、このような解決は不利益
を伴ない、たとえば、それらはすべての所要の件におい
て適用できない。
シャルウェルによって注入された電流を集めるための、
優先性のある電流路を作り出すための、様々な解決が既
に検討された。しかしながら、このような解決は不利益
を伴ない、たとえば、それらはすべての所要の件におい
て適用できない。
この状況を考慮して、この発明の狙いは、接地を基準と
する誘導負荷を駆動し、先行技術の不利益を除くことが
でき、特に、異なるエピタキシャルウェルの効果的な分
離のために適切な電圧でサブストレートを維持する、集
積回路を提供することである。
する誘導負荷を駆動し、先行技術の不利益を除くことが
でき、特に、異なるエピタキシャルウェルの効果的な分
離のために適切な電圧でサブストレートを維持する、集
積回路を提供することである。
この狙いの範囲で、この発明の特定の目的は、簡単な構
造を有し、集積電子工学産業で現在用いられている方法
で製作でき、それゆえわずかの製造コストを有する、集
積回路を提供することである。
造を有し、集積電子工学産業で現在用いられている方法
で製作でき、それゆえわずかの製造コストを有する、集
積回路を提供することである。
特に、この発明の目的は、減じられた嵩を有し、そのた
め面積の非常な浪費を伴なわず、すべての動作状態にお
いて確実に動作する、集積回路を提供することである。
め面積の非常な浪費を伴なわず、すべての動作状態にお
いて確実に動作する、集積回路を提供することである。
この狙いは、述べられた目的および以降明らかになるで
あろうその他のことと共に、前掲の請求の範囲によって
定義される、この発明に係る誘導負荷を駆動するための
集積回路によって達成される。
あろうその他のことと共に、前掲の請求の範囲によって
定義される、この発明に係る誘導負荷を駆動するための
集積回路によって達成される。
実施において、この発明によれば、回路のサブストレー
トは、回路の外部基準電圧（接地）にもはやしっかりと
クランプされていないが、前記回路の動作状態によって
変化する電圧に設定されている。特に、負荷にかかる電
圧（回路の出力電圧）が接地に関して正であるとき、サ
ブストレートは実質的に接地電圧であり、接地電圧に密
接に連結されており、一方、出力電圧が外部接地以下に
落ちると、サブストレートは前記出力でバイアスされる
。
トは、回路の外部基準電圧（接地）にもはやしっかりと
クランプされていないが、前記回路の動作状態によって
変化する電圧に設定されている。特に、負荷にかかる電
圧（回路の出力電圧）が接地に関して正であるとき、サ
ブストレートは実質的に接地電圧であり、接地電圧に密
接に連結されており、一方、出力電圧が外部接地以下に
落ちると、サブストレートは前記出力でバイアスされる
。
この発明のさらなる特徴および利点は、添付口面ととも
に、単に非限定的な例示として図示される、好ましいが
唯一ではない実施例の説明から明らかになるであろう。
に、単に非限定的な例示として図示される、好ましいが
唯一ではない実施例の説明から明らかになるであろう。
この発明をよりよく理解するために、公知の駆動回路を
図示する第１図ないし第３図に主に言及がなされる。
。
図示する第１図ないし第３図に主に言及がなされる。
。
第１図は、Ｐ型サブストレートを伴なう、誘導負荷駆動
回路が提供されている、半導体ウェハの断面図を図示す
る。詳細に言うと、１はＰ型サブストレートを示し、２
−５はＮ−導電型で、Ｐ！２分離領域６によって相互に
隔てられ分離されている異なるエピタキシャルウェルを
示す。先行技術によれば、Ｐサブストレートはクランプ
で接地され、様々のエピタキシャルウェルを相元に分離
するように、逆にバイアスされなければならないＰ−Ｎ
接合をエピタキシャルウェル２−５とともに形成する。
回路が提供されている、半導体ウェハの断面図を図示す
る。詳細に言うと、１はＰ型サブストレートを示し、２
−５はＮ−導電型で、Ｐ！２分離領域６によって相互に
隔てられ分離されている異なるエピタキシャルウェルを
示す。先行技術によれば、Ｐサブストレートはクランプ
で接地され、様々のエピタキシャルウェルを相元に分離
するように、逆にバイアスされなければならないＰ−Ｎ
接合をエピタキシャルウェル２−５とともに形成する。
前記ウェルはそれから、たとえば、第２図で概ね１０で
示されているような完全な駆動集積回路を得るために、
交互の導電型を伴なう、半導体材料の様々な層および様
々な領域を収容する。
示されているような完全な駆動集積回路を得るために、
交互の導電型を伴なう、半導体材料の様々な層および様
々な領域を収容する。
第２図を参照すると、駆動集積回路１０は、本質的にス
テージ１１を含み、それは、順に外部負荷を駆動するこ
とを企図される電力要素１３を駆動するために、所要の
機能に応じて異なった形状にされ得る。集積回路１０は
さらに、ここでは電圧源１２で示される電源を含み、（
回路パッド１５に接続され、回路の基準出力を構成する
）その端子は回路の接地を表わし、その他方の端子は駆
動ステージ１１の様々な構成要素に接続されそれらに供
給する。順に、パワートランジスタ１３はそのコレクタ
で供給電圧ＶＣＣに接続され、そのエミッタで駆動回路
の出力端子を構成する、コンタクトパッド１４に接続さ
れている。前記出力端子は、誘導負荷１６の端子に接続
され、その他方の端子は接地１７に接続されている。
テージ１１を含み、それは、順に外部負荷を駆動するこ
とを企図される電力要素１３を駆動するために、所要の
機能に応じて異なった形状にされ得る。集積回路１０は
さらに、ここでは電圧源１２で示される電源を含み、（
回路パッド１５に接続され、回路の基準出力を構成する
）その端子は回路の接地を表わし、その他方の端子は駆
動ステージ１１の様々な構成要素に接続されそれらに供
給する。順に、パワートランジスタ１３はそのコレクタ
で供給電圧ＶＣＣに接続され、そのエミッタで駆動回路
の出力端子を構成する、コンタクトパッド１４に接続さ
れている。前記出力端子は、誘導負荷１６の端子に接続
され、その他方の端子は接地１７に接続されている。
したがって、負荷１６に正の電流を供給するために、ト
ランジスタ１３が駆動ステージ１１によって制御される
とき、負荷は正の電圧に依然としてあり、一方トランジ
スタがオフにされると、負の過電圧が、第３図に図示さ
れるように、誘導子１６を横切って現われる。このフェ
ーズの間、デバイスを構成するエピタキシャルウェルの
１つは、サブストレートのそれより低い電圧に達するか
もしれず、そのような状態は、上記のように避けられる
べきである。
ランジスタ１３が駆動ステージ１１によって制御される
とき、負荷は正の電圧に依然としてあり、一方トランジ
スタがオフにされると、負の過電圧が、第３図に図示さ
れるように、誘導子１６を横切って現われる。このフェ
ーズの間、デバイスを構成するエピタキシャルウェルの
１つは、サブストレートのそれより低い電圧に達するか
もしれず、そのような状態は、上記のように避けられる
べきである。
この問題を解決するために、この発明はたとえば、第４
図に図示されたような態様で、サブストレートか負にな
ったときに、出力電位においてサブストレート上バイア
スすることを教示する。
図に図示されたような態様で、サブストレートか負にな
ったときに、出力電位においてサブストレート上バイア
スすることを教示する。
次に、この発明に係る集積回路の概略回路図が図示され
ている第４図に言及がなされる６そこにおいて、第２図
で図示された公知の例と共通の部分は、同じ参照番号が
付されている。
ている第４図に言及がなされる６そこにおいて、第２図
で図示された公知の例と共通の部分は、同じ参照番号が
付されている。
この発明によれば、駆動集積回路２０はやハり駆動ステ
ージ１１、電力源１２、パワートランジスタ１３、およ
び接地１７を基準とする誘導負荷１６の２つの異なる端
子に接続するための、出力１４と基準１５の端子も含む
。公知の例と異なり、この発明によれば、３０で示され
るサブストレートは、クランプで接地されず、システム
の外部接地にクランプされているが、３つのダイオード
２１．２２および２３が動作状態によって、サブストレ
ートを出力から電気的に分離するか、または出力に接続
するか、サブストレートをシステムの接地から電気的に
分離するか、または接地に接続するように提供されてい
る。詳細に言えば、回路２０は、アノードでサブストレ
ート３０にカソードで出力端子１４に接続されている第
１のダイオード２１、アノードでサブストレート３０に
、カソードで基準端子１５に接続されている第２のダイ
オード２３、およびアノードでシステムの内部接地２４
に、カソードで基準端子１５に接続されている第３のダ
イオード２３を有する。
ージ１１、電力源１２、パワートランジスタ１３、およ
び接地１７を基準とする誘導負荷１６の２つの異なる端
子に接続するための、出力１４と基準１５の端子も含む
。公知の例と異なり、この発明によれば、３０で示され
るサブストレートは、クランプで接地されず、システム
の外部接地にクランプされているが、３つのダイオード
２１．２２および２３が動作状態によって、サブストレ
ートを出力から電気的に分離するか、または出力に接続
するか、サブストレートをシステムの接地から電気的に
分離するか、または接地に接続するように提供されてい
る。詳細に言えば、回路２０は、アノードでサブストレ
ート３０にカソードで出力端子１４に接続されている第
１のダイオード２１、アノードでサブストレート３０に
、カソードで基準端子１５に接続されている第２のダイ
オード２３、およびアノードでシステムの内部接地２４
に、カソードで基準端子１５に接続されている第３のダ
イオード２３を有する。
したがって、パワートランジスタ１３の伝導の間、正の
電圧が負荷に現われると、ダイオード２１は逆にバイア
スされ、一方、ダイオード・２２と２３は順方向にバイ
アスされる。それゆえ、サブストレートの電流はダイオ
ード２２を介して接地に流れる。この場合（ダイオード
２２および２３への落下がほぼ等しいとき）、接地２４
の電位はサブストレートの電位に等しく、すべてのエピ
タキシャルウェルは相互に分離される。駆動ステージ１
１の制御によって、パワートランジスタがオフにスイッ
チされ、出力電圧が負になると、ダイオード２１は順方
向にバイアスされ（すなわちサブストレートを出力端子
に接続し）、一方、ダイオード２２は逆にバイアスされ
、サブストレートを接地１７から分離する。そして、サ
ブストレート電流はダイオード２１を介して流れ、（負
）出力電圧マイナスダイオード２１上の落下に等しい電
圧においてミーサブストレート３０．をバイアスする。
電圧が負荷に現われると、ダイオード２１は逆にバイア
スされ、一方、ダイオード・２２と２３は順方向にバイ
アスされる。それゆえ、サブストレートの電流はダイオ
ード２２を介して接地に流れる。この場合（ダイオード
２２および２３への落下がほぼ等しいとき）、接地２４
の電位はサブストレートの電位に等しく、すべてのエピ
タキシャルウェルは相互に分離される。駆動ステージ１
１の制御によって、パワートランジスタがオフにスイッ
チされ、出力電圧が負になると、ダイオード２１は順方
向にバイアスされ（すなわちサブストレートを出力端子
に接続し）、一方、ダイオード２２は逆にバイアスされ
、サブストレートを接地１７から分離する。そして、サ
ブストレート電流はダイオード２１を介して流れ、（負
）出力電圧マイナスダイオード２１上の落下に等しい電
圧においてミーサブストレート３０．をバイアスする。
第４図の回路の実施例は、第５図に図示され、Ｐ至極性
のサブストレート３０とＰ型分離領域３６で相互に分離
されているＮ−導電型の異なるエピタキシャルウェル３
１−３５を示す。詳細に言えば、エピタキシャルウェル
３１および３５が、駆動ステージ１１の構成要素を形成
する異なる層の収容のために提供され、一方エビタキシ
ャルウェル３２．３３および３４は、ダイオード２１゜
２２および２３を収容するために企図されている。
のサブストレート３０とＰ型分離領域３６で相互に分離
されているＮ−導電型の異なるエピタキシャルウェル３
１−３５を示す。詳細に言えば、エピタキシャルウェル
３１および３５が、駆動ステージ１１の構成要素を形成
する異なる層の収容のために提供され、一方エビタキシ
ャルウェル３２．３３および３４は、ダイオード２１゜
２２および２３を収容するために企図されている。
特に、エピタキシャルウェル３２はＰ型ベース領域３７
（回路接地領域を規定する）を収容し、その内部にＮ÷
型エミッタ領域３８が配置され、前のものとともにダイ
オード２３を形成する。ベース領域３７はここで端子２
４によって示される、システムの接地に接続され、一方
、領域３８は線４２を介して回路の基準端子１５に電気
的に接続されている。サブストレート３０とともにダイ
オード２２を形成するエピタキシャルウェル３３は、そ
の内部に出力端子１５に接続するためのＮ”！領域３９
を含み、出力端子は順に回路の外部接地電位に接続され
る。最後に、サブストレート３゜とともにダイオード２
１を形成するエピタキシャルウェル３４は、その内部に
電圧Ｖ。ＵＴで出力端子１４に接続されるＮ十型領域４
０を含む。
（回路接地領域を規定する）を収容し、その内部にＮ÷
型エミッタ領域３８が配置され、前のものとともにダイ
オード２３を形成する。ベース領域３７はここで端子２
４によって示される、システムの接地に接続され、一方
、領域３８は線４２を介して回路の基準端子１５に電気
的に接続されている。サブストレート３０とともにダイ
オード２２を形成するエピタキシャルウェル３３は、そ
の内部に出力端子１５に接続するためのＮ”！領域３９
を含み、出力端子は順に回路の外部接地電位に接続され
る。最後に、サブストレート３゜とともにダイオード２
１を形成するエピタキシャルウェル３４は、その内部に
電圧Ｖ。ＵＴで出力端子１４に接続されるＮ十型領域４
０を含む。
それゆえ実際には、上記で説明されたように、出力電圧
Ｖ。ｕＴが外部基準電位（接地１７）より大きければ、
ウェル３４とウェル３０間の接合（ダイオード２１）は
逆にバイアスされ、−芳、エピタキシャルウェル３３／
サブストレート３０の接合（ダイオード２２）は順方向
にバイアスされ、サブストレートの電流の端子１５方向
への放電を許容する。この状況において、サブストレー
トは接地２４を基準とするすべてのエピタキシャルウェ
ルより低い電位を有するので、その効果的な分離が達成
される。代わりに、出力電圧が接地より低い値になると
、エピタキシャルウェル３４／サブストレート３０間の
接合は順方向にバイアスされ（前記接合によって形成さ
れるダイオード２１への落下とは別に）サブストレート
３ｏを前記出力電圧に連結する。したがって、サブスト
レートの電流は、駆動ステージの他のエピタキシャルウ
ェルに影響することなく、出力端子を介して確実に放電
され得る。
Ｖ。ｕＴが外部基準電位（接地１７）より大きければ、
ウェル３４とウェル３０間の接合（ダイオード２１）は
逆にバイアスされ、−芳、エピタキシャルウェル３３／
サブストレート３０の接合（ダイオード２２）は順方向
にバイアスされ、サブストレートの電流の端子１５方向
への放電を許容する。この状況において、サブストレー
トは接地２４を基準とするすべてのエピタキシャルウェ
ルより低い電位を有するので、その効果的な分離が達成
される。代わりに、出力電圧が接地より低い値になると
、エピタキシャルウェル３４／サブストレート３０間の
接合は順方向にバイアスされ（前記接合によって形成さ
れるダイオード２１への落下とは別に）サブストレート
３ｏを前記出力電圧に連結する。したがって、サブスト
レートの電流は、駆動ステージの他のエピタキシャルウ
ェルに影響することなく、出力端子を介して確実に放電
され得る。
前述の説明より明らかなように、この発明は企図された
狙いと目的を完全に達成する。事実、回路の出力電圧に
かかわらず、確実に動作する駆動集積回路が提供された
。さらに、提示された解決は簡単で、安価で、占有され
た面積において実質的な増加を要求することなく、現行
の方法によって生産可能である。
狙いと目的を完全に達成する。事実、回路の出力電圧に
かかわらず、確実に動作する駆動集積回路が提供された
。さらに、提示された解決は簡単で、安価で、占有され
た面積において実質的な増加を要求することなく、現行
の方法によって生産可能である。
このように考え出されたこの発明は、様々な修正と変化
を許し、それらのすべてはこの発明の観念の範囲内であ
る。さらに、すべての細部は他の技術的に均等な要素と
変えられてもよい。
を許し、それらのすべてはこの発明の観念の範囲内であ
る。さらに、すべての細部は他の技術的に均等な要素と
変えられてもよい。
第１図は公知の集積回路を備える、シリコンウェハを介
してとられた断面図である。 第２図は公知の集積回路の同等の電気回路図である。 第３図は負荷に与えられる出力電圧のプロットを図示す
る。 第４図はこの発明に係る集積回路の同等の電気回路図で
ある。 第５図はこの発明に係る回路を備える半導体ウェハを介
してとられた断面図である。 図において、１１は駆動ステージ、１２は電流源、１３
はパワートランジスタ、１４および１５は端子、１６は
誘導負荷、１７は接地、２０は駆動集積回路、２１．２
２および２３はダイオード、２４は内部接地、３０はサ
ブストレート、３１−３５はエピタキシャル領域である
。
してとられた断面図である。 第２図は公知の集積回路の同等の電気回路図である。 第３図は負荷に与えられる出力電圧のプロットを図示す
る。 第４図はこの発明に係る集積回路の同等の電気回路図で
ある。 第５図はこの発明に係る回路を備える半導体ウェハを介
してとられた断面図である。 図において、１１は駆動ステージ、１２は電流源、１３
はパワートランジスタ、１４および１５は端子、１６は
誘導負荷、１７は接地、２０は駆動集積回路、２１．２
２および２３はダイオード、２４は内部接地、３０はサ
ブストレート、３１−３５はエピタキシャル領域である
。
Claims (1)
- 【特許請求の範囲】 （１）少なくとも、１つのサブストレート （３０）と前記サブストレートに複数個の分離されたエ
ピタキシャル領域（３１−３５）を含み、誘導負荷（１
６）に接続するための少なくとも１つの出力端子（１４
）と基準電位（１７）に接続するための基準端子（１５
）を有し、前記出力端子が可変の出力電位を有するもの
において、前記出力電位が前記基準電位より大きいとき
は、前記サブストレート（３０）を前記基準端子（１５
）に接続するように、前記出力電位が前記基準電位より
小さくなれば、前記サブストレート（３０）を前記出力
端子（１４）に接続するように、前記サブストレート（
３０）と前記出力および基準端子（１４、１５）間に置
かれたスイッチ手段（２１、２２）を含むことを特徴と
する、誘導負荷を駆動するための集積回路。（２）前記
スイッチ手段が前記サブストレート（３０）と前記出力
端子（１４）との間に置かれた第１のダイオード（２１
）と、前記サブストレート（３０）と前記基準端子（１
５）との間に置かれた第２のダイオード（２２）を含む
、請求項１記載の集積回路。 （３）前記基準端子（１５）と、回路接地領域を構成す
る前記回路の領域（２４）との間に置かれたダイオード
（２３）をさらに含む、請求項１または２記載の集積回
路。 （４）前記サブストレートがＰ導電型を有し、前記エピ
タキシャル領域がＮ導電型を有し、前記第１のダイオー
ドが前記サブストレートに接続されたアノードと前記出
力端子に接続されたカソードを有し、前記第２のダイオ
ードが前記サブストレートに接続されたアノードと前記
基準端子に接続されたカソードを有し、前記第３のダイ
オードが前記接地領域に接続されたアノードと前記基準
端子に接続されたカソードを有する、請求項１ないし３
のいずれかに記載の集積回路。 （５）前記出力端子（１４）に接続された第１の分離エ
ピタキシャル領域（３４）、前記基準端子（１５）に接
続された第２の分離エピタキシャル領域（３３）、およ
びその内部に前記接地領域（３７）を収容する第３の分
離エピタキシャル領域（３２）を含む、請求項１ないし
４のいずれかに記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8719921A IT1215402B (it) | 1987-03-31 | 1987-03-31 | Circuito integrato di pilotaggio di carichi induttivi riferiti a terra. |
| IT19921A/87 | 1987-03-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63265460A true JPS63265460A (ja) | 1988-11-01 |
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